集成電路制造技術(shù)_緒論.ppt - 微電子學(xué)院微電子實驗教學(xué)中心- 西安 ....ppt

1、集成電路制造技術(shù),主 講：毛 維 西安電子科技大學(xué)微電子學(xué)院,一、集成電路技術(shù)發(fā)展歷史,一些關(guān)鍵的半導(dǎo)體、微電子、集成電路技術(shù)（工藝） 1918年 柴可拉斯基晶體生長技術(shù)-CZ法/直 拉法，Czochralski, Si單晶生長,緒論,CZ Silicon crystal growth dismounting a 200mm crystal from the puller,CZ = Czochralski,一、集成電路技術(shù)發(fā)展歷史,1925年 布里吉曼晶體生長技術(shù)，Bridgman， GaAs及化合物半導(dǎo)體晶體生長 1947年 第一只晶體管（點接觸式）， Shockley、Bardeen、Br

2、attain（Bell實驗室）,一、集成電路技術(shù)發(fā)展歷史,第一只點接觸Ge晶體管,一、集成電路技術(shù)發(fā)展歷史,點接觸晶體管 1947年貝爾實驗室發(fā)明； 當(dāng)時對原理不清楚，可屬于pnp結(jié)構(gòu)。,第一只晶體管的發(fā)明者及1956年諾貝爾物理學(xué)獎獲得者,肖克萊( William Shockley) 19101989,巴丁(JohnBardeen) 19081991,布拉頓(Walter Brattain) 19021987,第一只晶體管的發(fā)明者及1956年諾貝爾物理學(xué)獎獲得者,一、集成電路技術(shù)發(fā)展歷史,1949 pn結(jié),Shockley 1952 -族化合物半導(dǎo)體,Welker 1952 擴(kuò)散, Pfan

3、n 1954 第一個硅晶體管，Teal 1957 光刻膠, Andrus 1957 氧化物掩蔽層，F(xiàn)rosch和Derrick,一、集成電路技術(shù)發(fā)展歷史,1957 CVD（化學(xué)氣相淀積）外延晶體生長技術(shù)薄膜， Sheftal、Kokorish及Krasilov, 改善器件性能、制造 新穎器件 1957 異質(zhì)結(jié)雙極晶體管（HBT）,Kroemer（2000年諾貝 爾物理獎） 1958 離子注入,Shockley 1959 第一個（混合）集成電路,Kilby（2000年諾貝爾物 理獎）,由Ge單晶制作-1個BJT、3個電阻、1個 電容 1959 第一個單片集成電路, Fire Child公司的No

4、yce ,6個器 件的觸發(fā)器。,第一個（混合）集成電路及其發(fā)明者 Kilby,第一個單片集成電路及其發(fā)明者Noyce,一、集成電路技術(shù)發(fā)展歷史,1960 平面化工藝，SiO2層（光刻）窗口（擴(kuò)散） pn結(jié) 1960 第一個MOSFET(金屬-氧化物-半導(dǎo)體場效應(yīng)晶體 管)，Kahang及Atalla 1962 制造出包含12個晶體管的小規(guī)模集成電路 1963 CMOS(互補(bǔ)型金屬-氧化物-半導(dǎo)體場效應(yīng)晶體 管)，Wanlass及薩支唐，邏輯電路 1967 DRAM(動態(tài)隨機(jī)存儲器)，Dennard 1969 多晶硅自對準(zhǔn)柵極，Kerwin，有效降低寄生效應(yīng),一、集成電路技術(shù)發(fā)展歷史,1969

5、MOCVD（金屬有機(jī)化學(xué)氣相淀積）， Manasevit及Simpson，GaAs外延 1971 干法刻蝕，Irving，CF4-O2 1971 分子束外延（MBE），極薄薄膜（原子級）、 精確控制, CHO等 1971 微處理器（Intel4004,3mmX4mm，含2300 個MOS管，10m工藝），Hoff,一、集成電路技術(shù)發(fā)展歷史,1982 溝槽隔離，Rung，隔離CMOS（取代其它的絕緣 技術(shù)） 1989 化學(xué)機(jī)械拋光，Davari，各層介電層全面平坦化 （的關(guān)鍵） 1993 銅布線，鋁在大電流下有嚴(yán)重的電遷移現(xiàn)象 1999 年的 0.18微米工藝、2001年的0.13微米、2003

6、年的 90納米（0.09微米），2005年的65納米（0.065微 米） 1960s的25mm(1 英寸）， 1970s的51mm(2英寸）， 1980s的100mm(4英寸）， 1990s的200mm(8英寸）， 2000的 300mm(12英寸），現(xiàn)在400mm(16英寸),二、集成電路技術(shù)發(fā)展 的規(guī)律與趨勢,Drs. G. Moore & S. M. Sze,微電子技術(shù)的進(jìn)步,國際半導(dǎo)體技術(shù)路線圖,ITRS（International Technology Roadmap for Semiconductor） 由美國半導(dǎo)體工業(yè)協(xié)會（SIA）制定 按此藍(lán)圖，到2018年，MOS器件的柵長將

7、縮小到10nm,電學(xué)溝道長度僅為7nm，單個芯片上的晶體管數(shù)量將達(dá)到1011(1000億）以上。,國際半導(dǎo)體技術(shù)路線圖,等比例縮小(Scaling-down)定律,1974年由Dennard 基本指導(dǎo)思想是：保持MOS器件內(nèi)部電場不變：恒定電場規(guī)律，簡稱CE律 等比例縮小器件的縱向、橫向尺寸，以增加跨導(dǎo)和減少負(fù)載電容，提高集成電路的性能 電源電壓也要縮小相同的倍數(shù),恒定電場規(guī)律,漏源電流方程： 由于VDS、(VGS-VTH)、W、L、tox均縮小了倍，Cox增大了倍，因此，IDS縮小倍。門延遲時間tpd為： 其中VDS、IDS、CL均縮小了倍，所以tpd也縮小了倍。標(biāo)志集成電路性能的功耗延遲積

8、PWtpd則縮小了3倍。,恒定電場規(guī)律,恒定電場定律的問題,閾值電壓不可能縮的太小 源漏耗盡區(qū)寬度不可能按比例縮小 電源電壓標(biāo)準(zhǔn)的改變會帶來很大的不便,保持電源電壓Vds和閾值電壓Vth不變，對其它參數(shù)進(jìn)行等比例縮小 按CV律縮小后對電路性能的提高遠(yuǎn)不如CE律，而且采用CV律會使溝道內(nèi)的電場大大增強(qiáng) CV律一般只適用于溝道長度大于1m的器件，它不適用于溝道長度較短的器件。,恒定電壓等比例縮小規(guī)律(簡稱CV律),CE律和CV律的折中，實際采用的最多 隨著器件尺寸的進(jìn)一步縮小，強(qiáng)電場、高功耗以及功耗密度等引起的各種問題限制了按CV律進(jìn)一步縮小的規(guī)則，電源電壓必須降低。同時又為了不使閾值電壓太低而影

9、響電路的性能，實際上電源電壓降低的比例通常小于器件尺寸的縮小比例 器件尺寸將縮小倍，而電源電壓則只變?yōu)樵瓉淼?倍,準(zhǔn)恒定電場等比例縮小規(guī)則(QCE律),21世紀(jì)硅微電子技術(shù)的三個主要發(fā)展方向 特征尺寸繼續(xù)等比例縮小 集成電路(IC)將發(fā)展成為系統(tǒng)芯片(SOC) 微電子技術(shù)與其它領(lǐng)域相結(jié)合將產(chǎn)生新的產(chǎn)業(yè)和新的學(xué)科，例如MEMS、DNA芯片等,微電子技術(shù)的三個發(fā)展方向,第一個關(guān)鍵技術(shù)層次：微細(xì)加工 目前90nm、60nm以及45nm已開始進(jìn)入大生產(chǎn)(國內(nèi)：中芯國際90nm；部分公司開始研發(fā)：45nm) 32nm技術(shù)也已經(jīng)完成開發(fā)，具備大生產(chǎn)的條件,微電子器件的特征尺寸繼續(xù)縮小,特征尺寸繼續(xù)減小,第

10、二個關(guān)鍵技術(shù)：互連技術(shù) 銅互連已在0.25/0.18um技術(shù)代中使用；但是在0.13um以后，銅互連與低介電常數(shù)絕緣材料共同使用時的可靠性問題還有待繼續(xù)研究開發(fā),微電子器件的特征尺寸繼續(xù)縮小,第三個關(guān)鍵技術(shù) 新型器件結(jié)構(gòu) 新型材料體系 高K介質(zhì) 金屬柵電極 低K介質(zhì) SOI材料 應(yīng)變硅,微電子器件的特征尺寸繼續(xù)縮小,傳統(tǒng)的柵結(jié)構(gòu),重?fù)诫s多晶硅,SiO2,硅化物,經(jīng)驗關(guān)系: LTox Xj1/3,柵介質(zhì)的限制,隨著 tgate 的縮小，柵泄漏電流呈指數(shù)性增長,超薄柵 氧化層,柵氧化層的勢壘,G,S,D,直接隧穿的泄漏電流,柵氧化層厚度小于 3nm后,tgate,大量的 晶體管,限制：tgate

11、3 to 2 nm,柵介質(zhì)的限制,柵介質(zhì)的限制,等效柵介質(zhì)層的總厚度： Tox 1nm + t柵介質(zhì)層,Tox,t多晶硅耗盡,t柵介質(zhì)層,t量子效應(yīng),+,+,由多晶硅耗盡效應(yīng)引起的等效厚度 : t多晶硅耗盡 0.5nm,由量子效應(yīng)引起的等效厚度: t量子效應(yīng) 0.5nm,限制：等效柵介質(zhì)層的總厚度無法小于1nm,柵介質(zhì)的限制,SOI技術(shù)的特點與優(yōu)勢,1速度高 ：在相同的特征尺寸下，工作速度可提高 30-40； 2功耗低： 在相同的工作速度下，功耗可降低 50 - 60； 3特別適合于小尺寸器件； 4特別適合于低壓、低功耗電路； 5集成密度高 ： 封裝密度提高約40； 6低成本： 最少少用三塊掩

12、模版，減少13%-20% （30）的工序； 7耐高溫環(huán)境： 工作溫度300-500； 8抗輻照特性好： 是體硅器件的50-100倍。,應(yīng)變Si技術(shù),集成電路的特有工藝,a隔離擴(kuò)散 目的：形成穿透外延層的P+（N+）隔離墻,將外延層分割成若干彼此獨立的隔離“島”。電路中相互需要隔離的晶體管和電阻等元件分別做在不同的隔離島上。 工作時：P+接低電壓（接地），N型隔離島接高電壓。 元件間的隔離：兩個背靠背的反向PN結(jié)-PN結(jié)隔離。,三、微電子器件與集成電路 制造工藝簡介,集成電路的特有工藝,b. 埋層擴(kuò)散 集電極引線從正面引出，從集電極到發(fā)射極的電流必須從高阻的外延層流過，這相當(dāng)于在體內(nèi)引入了一個大的串聯(lián)電阻，導(dǎo)致飽和壓降增大。 低阻埋層（N+型薄層）:有效降低了集電區(qū)的串聯(lián)電阻。,四、本課程的主要內(nèi)容,1.襯底制備單晶生長；晶片的切、磨、拋； 2.薄膜技術(shù)氧化、外延、蒸發(fā)； 3.摻雜技術(shù)擴(kuò)散、離子注入； 4.圖形加工制版、光刻（曝光、腐蝕）；,五、本課程教學(xué)內(nèi)容的特點,1側(cè)重原理闡述； 2硅材料； 3平面工藝。,六、參考書,Stephe