數(shù)字集成電路考試重點(diǎn)

1、集成電路設(shè)計(jì)考點(diǎn)1. 填空題1. NML和 NMH的概念，熱電勢，D觸發(fā)器，D鎖存器，施密特觸發(fā)器。低電平噪聲容限：VIL-VOL高電平噪聲容限：VOH-VIH這一容限值應(yīng)該大于零熱電勢：兩種不同的金屬相互接觸時(shí)，其接觸端與非接觸端的溫度若不相等，則在兩種金屬之間產(chǎn)生電位差稱為熱電勢。2. MOS晶體管動(dòng)態(tài)響應(yīng)與什么有關(guān)？（本征電容P77）MOS晶體管的動(dòng)態(tài)響應(yīng)值取決于它充放電這個(gè)期間的本征寄生電容和由互連線及負(fù)載引起的額外電容所需要的時(shí)間。本征電容的來源：基本的MOS結(jié)構(gòu)、溝道電荷以及漏和源反向偏置PN結(jié)的耗盡區(qū)。3. 設(shè)計(jì)技術(shù)（其他考點(diǎn)與這種知識(shí)點(diǎn)類似）P147怎樣減小一個(gè)門的傳播延時(shí)：減

2、小CL：負(fù)載電容主要由以下三個(gè)主要部分組成：門本身的內(nèi)部擴(kuò)散電容、互連線電容和扇出電容。增加晶體管的寬長比提高VDD4. 有比邏輯和無比邏輯。有比邏輯：有比邏輯試圖減少實(shí)現(xiàn)有一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以降低穩(wěn)定性和付出額外功耗為代價(jià)。這樣的門不是采用有源的下拉和上拉網(wǎng)絡(luò)的組合，而是由一個(gè)實(shí)現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和一個(gè)簡單的負(fù)載器件組成。無比邏輯：邏輯電平與器件的相對(duì)尺寸無關(guān)的門叫做無比邏輯。有比邏輯：邏輯電平是由組成邏輯的晶體管的相對(duì)尺寸決定的。5. 時(shí)序電路的特點(diǎn)：記憶功能的原理：（a）基本反饋；（b）電容存儲(chǔ)電荷。6. 信號(hào)完整性。（電荷分享，泄露）信號(hào)完整性問題：

3、電荷泄露電荷分享電容耦合時(shí)鐘饋通7. 存儲(chǔ)器與存儲(chǔ)的分類按存儲(chǔ)方式分隨機(jī)存儲(chǔ)器：任何存儲(chǔ)單元的內(nèi)容都能被隨機(jī)存取，且存取時(shí)間和存儲(chǔ)單元的物理位置無關(guān)。順序存儲(chǔ)器：只能按某種順序來存取，存取時(shí)間和存儲(chǔ)單元的物理位置有關(guān)。按存儲(chǔ)器的讀寫功能分只讀存儲(chǔ)器(ROM)：存儲(chǔ)的內(nèi)容是固定不變的，只能讀出而不能寫入的半導(dǎo)體存儲(chǔ)器。隨機(jī)讀寫存儲(chǔ)器(RAM)：既能讀出又能寫入的半導(dǎo)體存儲(chǔ)器。按信息的可保存性分非永久記憶的存儲(chǔ)器：斷電后信息即消失的存儲(chǔ)器。永久記憶性存儲(chǔ)器：斷電后仍能保存信息的存儲(chǔ)器。按存儲(chǔ)器用途分根據(jù)存儲(chǔ)器在計(jì)算機(jī)系統(tǒng)中所起的作用，可分為主存儲(chǔ)器、輔助存儲(chǔ)器、高速緩沖存儲(chǔ)器、控制存儲(chǔ)器等。1.

4、簡答題1. 集成電路發(fā)展的特點(diǎn): 體積愈來愈小，重量輕，引出線和焊接點(diǎn)少 壽命長 可靠性高 性能好且成本低便于大規(guī)模生產(chǎn)工作電壓也越來越低，能耗也變小、集成度愈來愈高。2. P181“大扇入時(shí)的設(shè)計(jì)技術(shù)”。設(shè)計(jì)者在進(jìn)行設(shè)計(jì)時(shí)可以采取多種技術(shù)來降低大扇入電路的延時(shí)：調(diào)整晶體管尺寸逐級(jí)加大晶體管尺寸重新安排輸入充足邏輯結(jié)構(gòu)3. 簡述集成電路工藝中典型的光刻步驟及其相互關(guān)系。（P28） 光刻的步驟：氧化層涂光刻膠光刻機(jī)曝光光刻膠的顯影與烘干酸刻蝕旋轉(zhuǎn)、清洗與干燥各種工藝加工步驟：（擴(kuò)散與離子注入、淀積、刻蝕、平面化 ）去除光刻膠（即“沙洗”）4. 什么是多晶自對(duì)準(zhǔn)工藝，有哪些優(yōu)點(diǎn)？（P32）在摻雜之

5、前形成圖形的多晶硅柵實(shí)際確定了溝道區(qū)的確切位置，從而也確定了源區(qū)和漏區(qū)的位置，這一過程稱為自對(duì)準(zhǔn)工藝。優(yōu)點(diǎn)：它使源和漏這兩個(gè)區(qū)域相對(duì)于柵具有非常精確的位置，而且有助于減少晶體管中的寄生電容。5. CMOS邏輯門特性：全擺幅、無比性、低輸出阻抗、高輸入阻抗、無靜態(tài)功耗、高噪聲6. 偽NMOS門的優(yōu)點(diǎn)（100字）設(shè)計(jì)簡單、占用面積小、速度快、功耗小偽NOMS的顯著優(yōu)點(diǎn)是：減少了晶體管的數(shù)目，（由CMOS的2N減少為：N+1）該門額定輸出高電平為Vdd7. 傳輸管邏輯的優(yōu)點(diǎn)是什么？有哪些缺點(diǎn)，解決的辦法是什么？優(yōu)點(diǎn)：通過允許原始輸入驅(qū)動(dòng)?xùn)哦撕驮绰┒藖頊p少實(shí)現(xiàn)邏輯所需要的晶體管數(shù)目，即需要較少的晶體管

6、來實(shí)現(xiàn)給定的功能。表現(xiàn)出較低的開關(guān)功率 由于減小了電壓的擺幅，傳輸管需要較少的開關(guān)能量來充電一個(gè)節(jié)點(diǎn)。缺點(diǎn)：對(duì)于一個(gè)NMOS器件，其在傳輸0時(shí)很有效，但在上拉一個(gè)節(jié)點(diǎn)至VDD時(shí)性能很差，因?yàn)橹虚g有閾值電壓將Vth，即其充點(diǎn)只能到達(dá)：VDD-Vth。一個(gè)純傳輸邏輯門是不能使信號(hào)再生的。經(jīng)過許多連續(xù)的級(jí)后可以看到信號(hào)逐漸減弱。當(dāng)輸出為高電平時(shí)，會(huì)消耗靜態(tài)功率。解決的方法：可以插入一個(gè)CMOS反相器來彌補(bǔ)。8. 什么是時(shí)鐘饋通，有何危害？(P215)它是由在預(yù)充電器件的時(shí)鐘輸入和動(dòng)態(tài)輸出接點(diǎn)之間的電容耦合引起的效應(yīng)。時(shí)鐘饋通的危害在于：它可能使預(yù)充電管正常情況下的反偏結(jié)二極管變?yōu)檎蚱谩＿@會(huì)使電子

7、注入到襯底中，它們可能為附近處于“1”（高電平）狀態(tài)的高阻抗接點(diǎn)所收集，最終導(dǎo)致出錯(cuò),或產(chǎn)生CMOS閂鎖。9. 寫出ASIC,FPGA和CPLD英文全稱和中文名稱。ASIC ：Application Specific Integrated Circuit專用集成電路FPGA：Field-Programmable Gate Array現(xiàn)場可編程門陣列CPLD：Complex Programmable Logic Device 復(fù)雜可編程邏輯器件10. 相比于靜態(tài)邏輯電路，動(dòng)態(tài)邏輯電路的優(yōu)點(diǎn)有哪些？動(dòng)態(tài)邏輯電路的優(yōu)點(diǎn)： 1.晶體管的數(shù)目明顯減少（N+2） 2.具有較快的開關(guān)速度11. 克服電容串?dāng)_

8、的方法（7點(diǎn)）。1.盡量避免浮空節(jié)點(diǎn)2.敏感節(jié)點(diǎn)應(yīng)當(dāng)很好地與全擺幅信號(hào)隔離3.在滿足時(shí)序約束的范圍內(nèi)盡量加大上升（下降）時(shí)間。4.在敏感的低擺幅布線網(wǎng)絡(luò)中采用差分信號(hào)傳輸方法。5.為了使串?dāng)_最小，不要使兩條信號(hào)線之間的電容太大。6.必要時(shí)可在兩個(gè)信號(hào)之間增加一條屏蔽線-GND或VDD7.不同層上信號(hào)之間的線間電容可以通過增加額外的布線層來進(jìn)一步減少。12. 分析時(shí)鐘抖動(dòng)和偏差的來源。時(shí)鐘偏差：集成電路中一個(gè)時(shí)鐘翻轉(zhuǎn)的到達(dá)時(shí)間在空間上的差別通常稱為時(shí)鐘偏差。時(shí)鐘偏差是有時(shí)鐘路徑的靜態(tài)不匹配以及時(shí)鐘在負(fù)載上的差異造成的。時(shí)鐘抖動(dòng)：在芯片的某一個(gè)定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)的變化，即時(shí)鐘周期在每個(gè)不同的周

9、期上可以縮短或加長。來源：1.時(shí)鐘的產(chǎn)生 2.器件制造中的偏差 3.互連偏差 4.環(huán)境變化 5.電容耦合 13. Mealy和Moore結(jié)構(gòu)的異同。Moore型狀態(tài)機(jī)：下一狀態(tài)只由當(dāng)前狀態(tài)決定，即次態(tài)=f(現(xiàn)狀，輸入)，輸出=f（現(xiàn)狀）；Mealy型狀態(tài)機(jī)：下一狀態(tài)不但與當(dāng)前狀態(tài)有關(guān)，還與當(dāng)前輸入值有關(guān)，即次態(tài)=f(現(xiàn)狀，輸入)，輸出=f（現(xiàn)狀，輸入）；Moore型狀態(tài)機(jī)的輸出信號(hào)是直接由狀態(tài)寄存器譯碼得到，而Mealy型狀態(tài)機(jī)則是以現(xiàn)時(shí)的輸入信號(hào)結(jié)合即將變成次態(tài)的現(xiàn)態(tài)，編碼成輸出信號(hào)。Moore 狀態(tài)機(jī)和 Mealy 狀態(tài)機(jī)的狀態(tài)的是相同的，當(dāng)前的狀態(tài)和輸入共同決定下一個(gè)狀態(tài)是什么。 14.

10、 SRAM和DRAM的存儲(chǔ)原理和特征，分別畫出它們的單元電路。 SRAM，基于正反饋，有電源數(shù)據(jù)就存在，面積大，集成度低，速度快，噪聲容限高DRAM，基于電荷存儲(chǔ)，數(shù)據(jù)需頻繁刷新，集成度高，功耗相對(duì)大3.D觸發(fā)器，D鎖存器D觸發(fā)器是指由時(shí)鐘邊沿觸發(fā)的存儲(chǔ)器單元，鎖存器指一個(gè)由信號(hào)而不是時(shí)鐘控制的電平敏感的設(shè)備。鎖存器通過鎖存信號(hào)控制，不鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就像信號(hào)通過緩沖器一樣，一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。鎖存器和D觸發(fā)器實(shí)現(xiàn)的邏輯功能基本相同，都是暫存數(shù)據(jù)。由與非門搭建的話，鎖存器所耗用的邏輯資源比D觸發(fā)器少，所以使用鎖存器有更高的集成度，但鎖

11、存器有一下缺點(diǎn)：（1）對(duì)毛刺敏感，毛刺信號(hào)會(huì)傳遞下去，無異步復(fù)位端，不能在芯片上電時(shí)處在一個(gè)確定的狀態(tài)；（2）會(huì)使靜態(tài)時(shí)序分析變得復(fù)雜，可測性不好，不利于設(shè)計(jì)的可重用，所以當(dāng)今的ASIC設(shè)計(jì)中除了CPU這種甚高速電路，一般不提倡使用鎖存器；（3）FPGA器件中有大量的D觸發(fā)器結(jié)構(gòu)而沒有鎖存器這種現(xiàn)成的結(jié)構(gòu)，使用鎖存器會(huì)更耗資源，如何避免使用鎖存器：（1）時(shí)序邏輯電路中，可用帶使能端的D觸發(fā)器實(shí)現(xiàn)；（2）在組合進(jìn)程中賦默認(rèn)值；（3）對(duì)所有輸入條件賦輸入值，以覆蓋所有條件分支（特別是if.else.和case結(jié)構(gòu)）；（4）避免產(chǎn)生組合電路反饋，組合電路反饋會(huì)引起精確靜態(tài)時(shí)序分析難以實(shí)現(xiàn)等一系列問題。在有些設(shè)計(jì)中，不可避免的需要用到鎖存器，如在PCI接口設(shè)計(jì)中要完成PCI規(guī)范中對(duì)Reset功能的定義?？梢酝ㄟ^多位選擇器，有測試模式管腳做選擇控制位來使設(shè)計(jì)是可測試的。一.系統(tǒng)設(shè)計(jì)的挑戰(zhàn)：1.時(shí)鐘（會(huì)產(chǎn)生時(shí)鐘偏差clock skew）2.電源分布網(wǎng)絡(luò)的設(shè)計(jì)問題二.封裝是硅芯片上是現(xiàn)代電路與外界之間的接口，因此它對(duì)集成電路的性能、可靠性、壽命及成本具有重要的影響。 三.實(shí)際的MOS管的二級(jí)效應(yīng)： 閥值變化、載流子效應(yīng)、CMOS門鎖效應(yīng) 四.工藝偏差的原因： 1.由于淀積或雜質(zhì)擴(kuò)散期間的不均勻情況引起工藝參數(shù)（如雜質(zhì)濃度密度、氧化層厚度以及擴(kuò)散深度）不同。這些