線譯碼器的74HC138芯片課程設(shè)計(jì)

1、課 程 設(shè) 計(jì) 課程名稱 集成電路課程設(shè)計(jì)題目名稱 74HC138芯片3-8線譯碼器學(xué)生學(xué)院 材料與能源學(xué)院 專業(yè)班級(jí) 學(xué) 號(hào) 學(xué)生姓名 指導(dǎo)教師 2015年 7 月 11 日目錄【摘要】1. 設(shè)計(jì)目的與任務(wù)- 1 -2. 設(shè)計(jì)要求及內(nèi)容- 1 -3. 設(shè)計(jì)方法及分析- 2 -3.1 74HC138芯片簡(jiǎn)介- 2 -3.2 工藝和規(guī)則及模型文件的選擇- 3 -3.3 電路設(shè)計(jì)- 4 -3.3.1 輸出級(jí)電路設(shè)計(jì)- 4 -3.3.2 內(nèi)部基本反相器中的各MOS 尺寸的計(jì)算- 6 -3.3.3 四輸入與非門MOS尺寸的計(jì)算- 7 -3.3.4 三輸入與非門MOS尺寸的計(jì)算- 8 -3.3.5 輸入

2、級(jí)設(shè)計(jì)- 9 -3.3.6 緩沖級(jí)設(shè)計(jì)- 10 -3.3.7 輸入保護(hù)電路設(shè)計(jì)- 11 -3.4. 功耗與延遲估算- 13 -3.4.1. 模型簡(jiǎn)化- 13 -3.4.2. 功耗估算- 14 -3.4.3. 延遲估算- 14 -3.5. 電路模擬- 16 -3.5.1 直流分析- 17 -3.5.2 瞬態(tài)分析- 19 -3.5.3 功耗分析- 20 -3.6. 版圖設(shè)計(jì)- 21 -3.6.1 輸入級(jí)的設(shè)計(jì)- 21 -3.6.2 內(nèi)部反相器的設(shè)計(jì)- 22 -3.6.3 輸入和輸出緩沖門的設(shè)計(jì)- 22 -3.6.4 三輸入與非門的設(shè)計(jì)- 23 -3.6.5 四輸入與非門的設(shè)計(jì)- 24 -3.6.6

3、 輸出級(jí)的設(shè)計(jì)- 24 -3.6.7 調(diào)用含有保護(hù)電路的pad元件- 25 -3.6.8 總版圖- 25 -3.7. 版圖檢查- 25 -3.7.1 版圖設(shè)計(jì)規(guī)則檢查（DRC）- 25 -3.7.2 電路網(wǎng)表匹配（LVS）檢查- 26 -3.7.3 后模擬- 26 -4. 經(jīng)驗(yàn)與體會(huì)- 27 -5. 參考文獻(xiàn)- 28 -附錄A：74HC138電路總原理圖- 29 -附錄B：74HC138 芯片版圖- 30 -【摘要】 現(xiàn)代社會(huì)正在飛速的發(fā)展，集成電路已經(jīng)成為現(xiàn)代科技發(fā)展的支柱產(chǎn)業(yè)，現(xiàn)代技術(shù)產(chǎn)業(yè)的心臟，可以說(shuō)，沒(méi)有集成電路，就沒(méi)有現(xiàn)代社會(huì)。集成電路發(fā)展迅猛，按功能結(jié)構(gòu)分類集成電路可以分為模擬集成

4、電路、數(shù)字集成電路和數(shù)/模混合集成電路三大類。按制作工藝分類集成電路可分為半導(dǎo)體集成電路和膜集成電路。按集成度高低分類集成電路可分為 SSI小規(guī)模集成電路、MSI中規(guī)模集成電路、LSI大規(guī)模集成電路、VLSI超大規(guī)模集成電路、ULSI特大規(guī)模集成電路、GSI 巨大規(guī)模集成電路也被稱作極大規(guī)模集成電路或超特大規(guī)模集成電路。其中3-8譯碼器是集成電路設(shè)計(jì)中一個(gè)典型的芯片，集成電路設(shè)計(jì)方法、原理和流程是可以從中體現(xiàn)出來(lái)?！娟P(guān)鍵詞】：集成電路設(shè)計(jì) 74HC138 Tranner Pro 版圖 1. 設(shè)計(jì)目的與任務(wù) 本課程設(shè)計(jì)是集成電路分析與設(shè)計(jì)基礎(chǔ)的實(shí)踐課程，其主要目的是使學(xué)生在熟悉集成電路制造技術(shù)、

5、半導(dǎo)體器件原理和集成電路分析與設(shè)計(jì)的基礎(chǔ)上，訓(xùn)練綜合運(yùn)用已掌握的知識(shí)，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片的系統(tǒng)設(shè)計(jì)電路設(shè)計(jì)及模擬版圖設(shè)計(jì)版圖驗(yàn)證等正向設(shè)計(jì)方法。2. 設(shè)計(jì)要求及內(nèi)容2.1 器件名稱3-8線譯碼器的74HC138芯片2.2 要求的電路性能指標(biāo)(1) 可驅(qū)動(dòng)10個(gè)LSTTL電路（相當(dāng)于15pF電容負(fù)載）；(2) 輸出高電平時(shí)， ， (3) 輸出底電平時(shí)，(4) 輸出級(jí)充放電時(shí)間，(5) 工作電源5V，常溫工作，工作頻率，總功耗。2.3 設(shè)計(jì)內(nèi)容(1) 功能分析及邏輯設(shè)計(jì)；(2) 電路設(shè)計(jì)；(3) 估算功耗與延時(shí)；(4) 電路模擬與仿真；(5) 版圖設(shè)計(jì)（全手工、層次化設(shè)計(jì)）；

6、(6) 版圖檢查：DRC與LVS；(7) 后仿真(選做)；(8) 版圖數(shù)據(jù)提交。2.4 設(shè)計(jì)要求(1) 按題目要求，獨(dú)立完成設(shè)計(jì)全過(guò)程；(2) 設(shè)計(jì)時(shí)使用的工藝及設(shè)計(jì)規(guī)則；(3) 根據(jù)所用的工藝，選取合理的模型庫(kù)，使用其參數(shù)進(jìn)行相關(guān)計(jì)算；(4) 選用以lambda()為單位的設(shè)計(jì)規(guī)則。3. 設(shè)計(jì)方法及分析3.1 74HC138芯片簡(jiǎn)介 74HC138是一款高速CMOS器件，74HC138引腳兼容低功耗肖特基TTL（LSTTL）系列。 74HC138譯碼器可接受3位二進(jìn)制加權(quán)地址輸入（A0, A1和A2），并當(dāng)使能時(shí)，提供8個(gè)互斥的低有效輸出（Y0至Y7）。74HC138特有3個(gè)使能輸入端：兩個(gè)

7、低有效（E1和E2）和一個(gè)高有效（E3）。除非E1和E2置低且E3置高，否則74HC138將保持所有輸出為高。利用這種復(fù)合使能特性，僅需4片74HC138芯片和1個(gè)反相器，即可輕松實(shí)現(xiàn)并行擴(kuò)展，組合成為一個(gè)1-32（5線到32線）譯碼器。它的管腳圖如圖3-1所示，其邏輯真值表如表3-1所示。圖3-1 74HC138引腳圖表3-1 74HC138真值表INPUTS 輸入Outputs輸出ENABLE 使能ADDRESS地址E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7XXHXXXHHHHHHHHLXXXXXHHHHHHHHXHXXXXHHHHHHHHHLLLLLLHHHHHHHHLLL

8、LHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL74HC138邏輯表達(dá)式：74HC138的邏輯圖如圖3-2所示：圖3-2 74HC138邏輯圖3.2 工藝和規(guī)則及模型文件的選擇 根據(jù)設(shè)計(jì)要求，選取mHP_nS5 作為工藝及設(shè)計(jì)規(guī)則，從mHP_nS5.ext文件可知： Technology:0.5u (Lambda = 0.30um) / N-well (SCN3M_SUBM) Sub-Micron，本設(shè)計(jì)采用的參數(shù)如下： 根據(jù)所選擇的工藝，本設(shè)計(jì)選取typ

9、的CMOS流程元件模型文件ml2_typ.md，使用其參數(shù)進(jìn)行相關(guān)計(jì)算。 ml2_typ.md模型文件的參數(shù)如下所示：3.3 電路設(shè)計(jì)3.3.1 輸出級(jí)電路設(shè)計(jì) 根據(jù)要求，輸出級(jí)等效電路如圖3-3所示，輸入Vi為前一級(jí)的輸出，可認(rèn)為是理想的輸出，即。圖3-3 輸出級(jí)等效電路(1) 輸出級(jí)N管的計(jì)算 當(dāng)輸入為高電平時(shí)，輸出為低電平，N管導(dǎo)通，后級(jí)TTL有較大的灌電流輸入，要求，依據(jù)MOS管的理想電流統(tǒng)一方程式：可以求出的值。其主要計(jì)算如下:= =108.92109(2) 輸出級(jí)P管的計(jì)算 當(dāng)輸入為低電平時(shí)，輸出為高電平，P管導(dǎo)通。同時(shí)要求N管和P管的充放電時(shí)間，分別求這兩個(gè)條件下的極限值，然后取

10、大者。1 以,為條件計(jì)算極限值，用MOS管理想電流方程統(tǒng)一表達(dá)式：可以求出的值。其主要計(jì)算如下： 2 以為條件計(jì)算的極限值N管和P管的充放電時(shí)間和表達(dá)式分別為 其計(jì)算過(guò)程如下：由，故有=令 在兩種方法中，因?yàn)橹械拇笥谥械?，故取方法中?jì)算的結(jié)果，即 。3.3.2 內(nèi)部基本反相器中的各MOS 尺寸的計(jì)算 內(nèi)部基本反相器如圖3-4所示，它的N管和P管尺寸依據(jù)充放電時(shí)間和方程來(lái)求。關(guān)鍵點(diǎn)是先求出式中的(即負(fù)載)。圖3-4 內(nèi)部反相器它的負(fù)載由以下內(nèi)部反相器的負(fù)載由Cl以下三部分電容組成：本級(jí)漏極的PN結(jié)電容；下級(jí)的柵電容；連線雜散電容。本級(jí)漏極PN結(jié)電容計(jì)算 其中是每的結(jié)電容，是每的周界電容，b為有源

11、區(qū)寬度，可從設(shè)計(jì)規(guī)則獲取。因?yàn)楸驹O(shè)計(jì)版圖中，最小孔尺寸為，孔與多晶硅柵的最小間距為，孔與有源區(qū)邊界的最小間距為，則取。 總的漏極PN結(jié)電容應(yīng)是P管的和N管的總和，即：柵電容Cg計(jì)算 此處和為與本級(jí)漏極相連的下一級(jí)N管和P管的柵極尺寸，近似取輸出級(jí)的和值。連線雜散電容Cs 一般CPNCg10CS，可忽略CS作用。所以，內(nèi)部基本反相器的總負(fù)載電容為上述各電容計(jì)算值之和。將數(shù)據(jù)代入上面公式得， 根據(jù)和的計(jì)算式及條件，計(jì)算出和。取，由方程，代入數(shù)據(jù)有：又有，即，代入上式解得 取整數(shù)，得到 3.3.3 四輸入與非門MOS尺寸的計(jì)算 四輸入與非門的電路如圖3-5所示。根據(jù)截止延遲時(shí)間和導(dǎo)通延遲時(shí)間 的要求

12、，在最壞情況下，必須保證等效N管、P管的等效電阻與內(nèi)部基本反相器的相同，這樣四輸入與非門就相當(dāng)于內(nèi)部基本反相器了。因此，N管的尺寸放大4倍，而P管尺寸不變，即：代入內(nèi)部反相器的寬長(zhǎng)比，可以算出邏輯MOS尺寸：圖3-5 四輸入與非邏輯門電路3.3.4 三輸入與非門MOS尺寸的計(jì)算同理可以計(jì)算三輸入與非門的尺寸，其邏輯電路圖如圖3-6所示。N管的尺寸放大4倍，而P管尺寸不變，即：圖3-6 三與非邏輯門電路代入內(nèi)部反相器的寬長(zhǎng)比，可以算出邏輯MOS尺寸：3.3.5 輸入級(jí)設(shè)計(jì)由于本電路是與TTL兼容，TTL的輸入電平可能為2.4V，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則N1、P1構(gòu)成的CMOS將有較大直流

13、功耗。故采用圖3-7所示的電路，通過(guò)正反饋的P2作為上提拉管，使較快上升，減小功耗，加快翻轉(zhuǎn)速度。圖3-7 輸入級(jí)電路1 提拉管P2的（W/L）P2計(jì)算為了節(jié)省面積，同時(shí)又能使較快上升，取。理論上，這里取。而且為了方便畫圖，這里就去。2 CMOS 反相器P1管的計(jì)算此P1管應(yīng)取內(nèi)部基本反相器的尺寸。因此這里取 3 CMOS 反相器N1管的計(jì)算由于要與TTL電路兼容，而TTL的輸出電平在0.42.4V之間轉(zhuǎn)換，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：又知：代入數(shù)據(jù)，有 3.3.6 緩沖級(jí)設(shè)計(jì)1 輸入緩沖級(jí) 由74HC138的邏輯圖可知，在輸入級(jí)中有六個(gè)信號(hào)：S0、S1、S2、A0、A1、A2。其中S0經(jīng)

14、一級(jí)輸入反相器和一級(jí)三與非門后，形成, 用去驅(qū)動(dòng)8個(gè)四輸入與非門，故需要緩沖級(jí)，使其驅(qū)動(dòng)能力增加。同時(shí)為了用驅(qū)動(dòng)，必須加入緩沖門。由于A2、A1、A0以及、各驅(qū)動(dòng)內(nèi)部與非門4個(gè)，所以可以不用緩沖級(jí)。 S緩沖級(jí)的設(shè)計(jì)過(guò)程如下： S的緩沖級(jí)與輸入級(jí)和內(nèi)部門的關(guān)系如圖3-8所示。圖3-8 Cs的緩沖級(jí) 圖中M1為輸入級(jí)，M2為內(nèi)部門，M3為緩沖級(jí)驅(qū)動(dòng)門。M1的P管和N管的尺寸即為上述所述的輸入級(jí)CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為內(nèi)部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由級(jí)間比值（相鄰級(jí)中MOS管寬度增加的倍數(shù)）來(lái)確定。如果要求尺寸或功耗最佳，級(jí)間比值為2

15、10。具體可取。N為扇出系數(shù)，它的定義是： 在本例中，前級(jí)等效反相器柵的面積為M2的P管和N管的柵面積總和，下級(jí)柵的面積為8個(gè)四輸入與非門中與S相連的所有P管和N管的柵面積總和。故有：2 緩沖輸出級(jí) 由于輸出級(jí)部分要驅(qū)動(dòng)TTL電路，其尺寸較大，因而必須在與非門輸出與輸出級(jí)之間加入一級(jí)緩沖門M2，如圖3-9所示。將與非門M1等效為一個(gè)反相器，類似上述S的緩沖級(jí)設(shè)計(jì)，計(jì)算出M2的P管和N管的尺寸。圖3-9輸出緩沖級(jí)同理：3.3.7 輸入保護(hù)電路設(shè)計(jì) 因?yàn)镸OS器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時(shí)，由于某種原因，感應(yīng)的電荷無(wú)法很快地泄放掉。而MOS器件的柵氧化層極薄，這些感應(yīng)的電荷使得M

16、OS器件的柵與襯底之間產(chǎn)生非常高的電場(chǎng)。該電場(chǎng)強(qiáng)度如果超過(guò)柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護(hù)電路。輸入保護(hù)電路有單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。圖3-10所示電路為雙二極管、電阻結(jié)構(gòu)輸入保護(hù)電路。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500，或用Shockley方程計(jì)算。由于保護(hù)電路計(jì)算比較復(fù)雜，因此在版圖設(shè)計(jì)中直接調(diào)用庫(kù)中的標(biāo)準(zhǔn)pad，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計(jì)。圖3-10 保護(hù)電路至此，完成了全部器件的參數(shù)計(jì)算，匯總列出各級(jí)N管和P管的尺寸如下：1 輸入級(jí) (根據(jù)實(shí)

17、際取35) 2 內(nèi)部基本反相器 3 輸入緩沖級(jí) 4 內(nèi)部三與非門 5 內(nèi)部四與非門 6 緩沖輸出級(jí) 7 輸出級(jí) 3.4. 功耗與延遲估算在估算延時(shí)、功耗時(shí)，從輸入到輸出選出一條級(jí)數(shù)最多的支路進(jìn)行估算。74HC138電路從輸入到輸出的所有各支路中，只有S1端加入了緩沖級(jí)，因而增加了延時(shí)與功耗，因此在估算延時(shí)、功耗時(shí)，就以S1支路電路圖(如下圖3-11所示)來(lái)簡(jiǎn)化估算。圖3-11 估算延時(shí)、功耗Cs支路電路3.4.1. 模型簡(jiǎn)化由于在實(shí)際工作中，八個(gè)四輸入與非門中只有一個(gè)可被選通并工作，而另七個(gè)不工作，所以估算功耗時(shí)只估算上圖所示的支路即可。在S1端經(jīng)三級(jí)反相器后，將不工作的七個(gè)四輸入與非門等效為

18、負(fù)載電容CL1，而將工作的一個(gè)四輸入與非門的三個(gè)個(gè)輸入接高電平，只將S1端信號(hào)加在反相器上。在X點(diǎn)之前的電路，由于，S1均為輸入級(jí)，雖然A0，A1，A2比S少一個(gè)反相器，作為工程估算，可以認(rèn)為七個(gè)輸入級(jí)是相同的，于是，估算功耗時(shí)對(duì)X點(diǎn)這前的部分只要計(jì)算S1這一個(gè)支路，最后將結(jié)果乘以七倍就可以了。在X點(diǎn)之后的電路功耗，則只計(jì)算一個(gè)支路。3.4.2. 功耗估算CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于CMOS電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時(shí)，也可忽略交變功耗，則估算時(shí)只計(jì)算瞬態(tài)功耗PT即可。是上述S1支路各級(jí)器件功耗的總和（共有7級(jí)），即：其中：對(duì)于74HC138

19、器件，整個(gè)芯片功耗為PT: 符合設(shè)計(jì)要求。3.4.3. 延遲估算 算出每一級(jí)等效反相器延遲時(shí)間，總的延遲時(shí)間為各級(jí)（共7級(jí)）延遲時(shí)間的總和。各級(jí)等效反相器延遲時(shí)間可用下式估算： 各字母的意義如圖3-12所示。圖3-12 延遲時(shí)間，上升與下降時(shí)間匯總列出每一集器件延遲時(shí)間，最后得出總的延遲時(shí)間。計(jì)算各級(jí)的公式：1 輸入級(jí) 同理可以代入相關(guān)數(shù)據(jù)計(jì)算其它級(jí)的及延遲2 內(nèi)部反相器3 三輸入與非門4 輸入緩沖級(jí)5 四輸入與非門6 輸出緩沖級(jí)7 輸出級(jí)所以，總的延遲時(shí)間為 符合設(shè)計(jì)要求。3.5. 電路模擬 電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過(guò)的S1支路電路圖。為了計(jì)算出功耗，在兩個(gè)電源

20、支路分別加入一個(gè)零值電壓源V11和V12，電壓值為零（如下圖3-13所示），在模擬時(shí)進(jìn)行直流掃描分析，然后就可得出功耗。圖3-13 電路模擬用S1支路電路把此電路圖轉(zhuǎn)化為SPICE文件，加入電路特性分析指令和控制語(yǔ)句，即可進(jìn)行電路模擬。在延遲仿真的時(shí)候，和相差較大，所以調(diào)整了輸出級(jí)的NMOS管的尺寸，增大為。同時(shí)為了遵循版圖規(guī)則，基本反相器的尺寸由原來(lái)的改為。3.5.1 直流分析 直流分析：當(dāng)輸入由0.4V變化到2.4V過(guò)程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）Vs。Vs的值應(yīng)為約1.4V。直流分析的電路圖如圖3-14所示，其對(duì)應(yīng)的SPICE文件如圖3-15所示，直流分析的輸入輸出電壓曲線如

21、圖3-16所示。圖3-14直流分析電路圖圖3-15直流分析SPICE設(shè)置圖3-16直流分析輸入輸出電壓關(guān)系分析：從電壓關(guān)系可以看出，轉(zhuǎn)變電平大約在1.4V左右，符合設(shè)計(jì)的要求。因此所畫電路通過(guò)了直流分析測(cè)試。3.5.2 瞬態(tài)分析 從波形中得到，然后進(jìn)行相關(guān)計(jì)算。瞬態(tài)分析的電路圖見(jiàn)圖3-17所示，其對(duì)應(yīng)的瞬態(tài)分析的SPICE文件設(shè)置見(jiàn)圖3-18所示。對(duì)應(yīng)的瞬態(tài)分析的結(jié)果見(jiàn)圖3-19。圖3-17 瞬態(tài)分析電路圖圖3-18瞬時(shí)分析SPICE設(shè)置圖3-19瞬態(tài)分析輸入輸出電壓關(guān)系由仿真輸出的結(jié)果報(bào)告文件可以得到其瞬態(tài)參數(shù)如下：，則滿足電路設(shè)計(jì)要求。3.5.3 功耗分析對(duì)電壓源VI1和VI2進(jìn)行直流掃描

22、分析：“.dc lin source VI1 0 5 0.1 sweep lin source VI2 0 5 0.1 ”，輸出“.print dc p( VI1) p(VI2)”。功耗分析的電路原理圖見(jiàn)圖3-20，SPICE文件設(shè)置見(jiàn)圖3-21，功耗分析結(jié)果見(jiàn)圖3-22。這里的功耗分析采用的是靜態(tài)功耗，所以這里沒(méi)有加入脈沖源，只有直流電源。圖3-20 功耗分析電路原理圖圖3-21功耗分析SPICE設(shè)置圖3-22功耗分析結(jié)果從波形中得出，總功耗：從模擬分析得到的結(jié)果來(lái)看，各項(xiàng)模擬參數(shù)都滿足設(shè)計(jì)指標(biāo)，下面可進(jìn)行版圖設(shè)計(jì)。3.6. 版圖設(shè)計(jì) 本次的版圖設(shè)計(jì)采用的是層次化、全手工設(shè)計(jì)版圖。所謂的層次

23、化設(shè)計(jì)版圖，就是先設(shè)計(jì)單元版圖，由簡(jiǎn)單的單元版圖再組成較復(fù)雜的單元版圖，一層層設(shè)計(jì)，直至完成芯片的整體版圖。3.6.1 輸入級(jí)的設(shè)計(jì)輸入級(jí)的設(shè)計(jì)如圖3-23所示，這里根據(jù)電路圖，由于提拉管的寬長(zhǎng)比只有1，所以這里的多晶硅柵的寬度采用6，其余的多晶硅柵采用2的設(shè)計(jì)方法。輸入級(jí)版圖DRC如圖3-24所示。 圖3-23輸入級(jí)版圖 圖3-24輸入級(jí)版圖DRC3.6.2 內(nèi)部反相器的設(shè)計(jì)內(nèi)部反相器的寬長(zhǎng)比比較小，考慮到這個(gè)原因，采用了將源、漏極的區(qū)域擴(kuò)大的方法，以保證能夠符合設(shè)計(jì)規(guī)則。設(shè)計(jì)的版圖見(jiàn)圖3-25及DRC檢測(cè)如圖3-26所示。圖3-25內(nèi)部反相器版圖 圖3-26內(nèi)部反相器版圖DRC3.6.3

24、輸入和輸出緩沖門的設(shè)計(jì)對(duì)于緩沖門，由于其管的寬長(zhǎng)比比較大，這里采用了梳狀結(jié)構(gòu)，從而減少了其管的面積，有效的利用的設(shè)計(jì)空間，其設(shè)計(jì)原理與內(nèi)部反相器類似。具體的版圖和相應(yīng)的版圖DRC檢測(cè)分別如圖3-27、圖3-28、圖3-29和圖3-30所示。 圖3-27輸入緩沖門 圖3-28 輸入緩沖門DRC 圖3-29輸出緩沖門 圖3-30 輸出緩沖門版圖DRC3.6.4 三輸入與非門的設(shè)計(jì)三輸入與非門涉及到的管比較多，區(qū)別于梳狀結(jié)構(gòu)，這里采用了多條多晶硅柵，而又考慮到盡量只用第一層金屬線來(lái)布線（這樣在總圖連接引線會(huì)更加方便，更加容易），這里引出了多晶硅柵分別接輸入端口。所設(shè)計(jì)的版圖及其DRC檢測(cè)分別如圖3-

25、31和圖3-32所示。 圖3-31三輸入與非門版圖 圖3-32三輸入與非門版圖DRC3.6.5 四輸入與非門的設(shè)計(jì)四輸入與非門與三輸入與非門一樣，也采用梳狀結(jié)構(gòu)。所設(shè)計(jì)的版圖及其DRC檢測(cè)分別如圖3-33和圖3-34所示。圖3-33 四輸入與非門版圖圖3-34 四輸入與非門版圖DRC3.6.6 輸出級(jí)的設(shè)計(jì)從計(jì)算中可以看出，輸出級(jí)的管的寬長(zhǎng)比相比其它級(jí)來(lái)說(shuō)是最大的，因此這里必須采用梳狀結(jié)構(gòu)。而且需要多個(gè)管并聯(lián)來(lái)實(shí)現(xiàn)較大的寬長(zhǎng)比。輸出級(jí)的版圖及其DRC檢測(cè)分別如圖3-35和圖3-36所示。 圖3-35 輸出級(jí)的版圖 圖3-36 輸出級(jí)的版圖DRC3.6.7 調(diào)用含有保護(hù)電路的pad元件 pad保

26、護(hù)電路如圖3-37所示。圖3-37 pad元件版圖3.6.8 總版圖執(zhí)行cellinstance（選擇需要調(diào)用的單元圖）在一個(gè)新的cell內(nèi)組合成整體電路圖。按照附錄A所示的邏輯圖接線，得到最終的電路版圖（見(jiàn)附錄B）。3.7. 版圖檢查 這一個(gè)操作與每一個(gè)子模塊的設(shè)計(jì)必須同步進(jìn)行。做DRC檢查時(shí)應(yīng)該分成小塊（單元）檢查。每一部分做成一個(gè)單元，每個(gè)單元進(jìn)行DRC檢查。在全部通過(guò)后，將單元組合成電路，最終做一次全版圖的DRC，以確保全版圖正確。3.7.1 版圖設(shè)計(jì)規(guī)則檢查（DRC） 總圖的版圖設(shè)計(jì)規(guī)則檢查見(jiàn)圖3-38所示。圖3-38 總圖的DRC檢查由DRC檢查結(jié)果可以看出，總圖能夠通過(guò)DRC檢查

27、。3.7.2 電路網(wǎng)表匹配（LVS）檢查電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，LVS檢查就可以驗(yàn)證版圖的正確性。LVS檢查的結(jié)果見(jiàn)圖3-39所示。由結(jié)果可以看出，電路原理圖與電路版圖匹配正確。 圖3-39總圖LVS對(duì)照檢查結(jié)果3.7.3 后模擬 從版圖提取SPICE網(wǎng)表文件（.spc），加載電路特性分析指令和控制語(yǔ)句，進(jìn)行模擬。加載電路特性分析指令和控制語(yǔ)句如圖3-40所示。仿真結(jié)果如圖3-所示。從結(jié)果圖容易看出版圖設(shè)計(jì)的功能正確。 圖 3-40 版圖的SPICE網(wǎng)表文件（.spc）圖 3-41 版圖的輸出的SPICE文件功能仿真4. 經(jīng)驗(yàn)與體會(huì)兩周的課程設(shè)計(jì)學(xué)到了很多，學(xué)會(huì)了使用Tanner軟件進(jìn)行電路的電路原理圖連接和版圖的繪制，學(xué)會(huì)了如何根據(jù)自己想要的數(shù)據(jù)來(lái)繪制版圖以滿足自己的需要，還有就