HDL與集成電路設(shè)計(jì)1

1、第一章 HDL與集成電路設(shè)計(jì)11.1本章概要11.2集成電路設(shè)計(jì)基礎(chǔ)21.2.1集成電路的概念21.2.1.1集成電路的定義21.2.1.2SoC的概念31.2.1.3集成電路設(shè)計(jì)的分工與合作41.2.2IC設(shè)計(jì)的本質(zhì)61.2.2.1摩爾定律的內(nèi)涵81.2.2.2IC設(shè)計(jì)的核心內(nèi)容81.2.3IC設(shè)計(jì)流程81.2.3.1HDL到硬件基本流程91.2.3.1.1硬件設(shè)計(jì)定義說明（Hardware Design Specification）101.2.3.1.2模塊設(shè)計(jì)及IP復(fù)用（Module Design & IP Reuse）101.2.3.1.3頂層模塊集成（Top Level Integr

2、ation）101.2.3.1.4前仿真（Pre-layout Simulation）101.2.3.1.5邏輯綜合（Logic Synthesis）111.2.3.1.6版圖布局規(guī)劃（Floorplan）111.2.3.1.7功耗分析（Power Analysis）121.2.3.1.8單元布局和優(yōu)化（Placement & Optimization）121.2.3.1.9靜態(tài)時(shí)序分析（STA，Static Timing Analysis）121.2.3.1.10形式驗(yàn)證（Formal Verification）121.2.3.1.11可測性電路插入（DFT，Design for Test）

3、121.2.3.1.12時(shí)鐘樹綜合（Clock Tree Synthesis）121.2.3.1.13布線設(shè)計(jì)（Routing）121.2.3.1.14寄生參數(shù)提?。≒arasitic Extraction）121.2.3.1.15后仿真（Post-layout Simulation）121.2.3.1.16ECO修改（ECO，Engineering Change Order）121.2.3.1.17物理驗(yàn)證（Physical Verification）131.2.3.1.18DRC用以保證制造良率。131.2.3.2HDL的幾個(gè)簡單例子131.2.3.2.1全加器131.2.3.2.2分頻器

4、141.2.3.3HDL的內(nèi)涵141.2.3.4HDL的特點(diǎn)151.3Verilog HDL 快速入門161.3.1Verilog HDL簡介161.3.2Verilog的表達(dá)能力161.3.3第一個(gè)Verilog程序：通用加法器171.3.3.1例子小結(jié)191.3.4第二個(gè)Verilog程序：多路選擇器與運(yùn)算操作191.3.4.1case語句語法201.3.4.2always語句語法201.3.4.2.1always語句的并行性211.3.4.2.2always內(nèi)部的控制流211.3.4.3算術(shù)邏輯單元例子221.3.4.4運(yùn)算操作符231.3.4.5運(yùn)算符的優(yōu)先級(jí)241.3.4.6例子小結(jié)

5、251.3.5第三個(gè)Verilog程序：D觸發(fā)器和多路延遲251.3.5.1線網(wǎng)類型251.3.5.2寄存器類型261.3.5.3帶復(fù)位的觸發(fā)器261.3.5.4鎖存器latch271.3.5.5多級(jí)延遲的觸發(fā)器271.3.5.6計(jì)數(shù)器291.3.5.7分頻器與門控使能信號(hào)311.3.5.8例子小結(jié)311.3.6第四個(gè)Verilog程序：function與時(shí)序電路組合321.3.6.1Function的用法321.3.6.2Function與觸發(fā)器電路結(jié)合321.3.6.3Verilog電路時(shí)序模型的建立351.3.6.4基于算法視角的時(shí)序優(yōu)化361.3.6.4.1累加拆解（第一種拆解）361

6、.3.6.4.2累乘拆解（第二種拆解）381.3.6.4.3函數(shù)嵌套模式拆解（第三種拆解）401.3.6.4.4時(shí)序優(yōu)化小結(jié)421.3.6.5Function與通用描述的轉(zhuǎn)換方法421.3.6.6Function小結(jié)431.3.7第五個(gè)Verilog程序：有限狀態(tài)機(jī)431.3.7.1有限狀態(tài)機(jī)的設(shè)計(jì)思想431.3.7.2有限狀態(tài)機(jī)的設(shè)計(jì)451.3.7.2.1狀態(tài)機(jī)的編碼451.3.7.2.2狀態(tài)機(jī)的復(fù)位451.3.7.2.3狀態(tài)機(jī)的條件跳轉(zhuǎn)451.3.7.2.4狀態(tài)機(jī)的輸出451.3.7.2.5狀態(tài)機(jī)的設(shè)計(jì)步驟461.3.7.3狀態(tài)機(jī)的三種描述風(fēng)格461.3.7.3.1一段式描述471.3.7

7、.3.2二段式與三段式描述471.3.7.3.3FSM編碼風(fēng)格小結(jié)481.3.7.3.4有限狀態(tài)機(jī)的判別標(biāo)準(zhǔn)481.3.7.4有限狀態(tài)機(jī)舉例491.3.7.4.1代碼詳解501.3.7.4.2有限狀態(tài)機(jī)的狀態(tài)添加511.3.7.5JTAG標(biāo)準(zhǔn)的狀態(tài)機(jī)實(shí)現(xiàn)521.3.7.5.1JTAG標(biāo)準(zhǔn)介紹521.3.7.5.2JTAG狀態(tài)機(jī)的設(shè)計(jì)541.3.7.6有限狀態(tài)機(jī)小結(jié)601.3.8第六個(gè)Verilog程序：寫testbench601.3.8.1TestBench601.3.8.2計(jì)數(shù)器的測試?yán)?11.3.8.3module的例化621.3.8.3.1數(shù)據(jù)流描述方式621.3.8.3.2行為描述方

8、式631.3.8.3.3結(jié)構(gòu)化描述方式641.3.8.3.4三種描述方式的小結(jié)671.3.8.4激勵(lì)信號(hào)的簡單產(chǎn)生方法671.3.8.4.1有規(guī)律信號(hào)生成的例子671.3.8.4.2無規(guī)律信號(hào)的生成例子:文件讀寫691.3.8.4.3無規(guī)律信號(hào)的生成例子:基于隨機(jī)函數(shù)701.3.8.5測試結(jié)果的存儲(chǔ)701.3.8.6測試結(jié)果的顯示711.3.8.7測試中的常見系統(tǒng)函數(shù)711.3.8.7.1打開文件fopen721.3.8.7.2寫入文件fwrite721.3.8.7.3讀取文件fread721.3.8.7.4關(guān)閉文件fclose721.3.8.7.5由文件設(shè)定存儲(chǔ)器初值readmemh與rea

9、dmemb721.3.8.7.6文件處理定位fseek721.3.8.7.7文件位置ftell721.3.8.7.8文件格式化sformat721.3.8.7.9常見函數(shù)的應(yīng)用例子1：讀取數(shù)據(jù)到memory721.3.8.7.10常見函數(shù)的應(yīng)用例子2：自動(dòng)比較結(jié)果731.3.8.8Testbench中的task與fork-join731.3.8.8.1Task731.3.8.8.1.1Task的定義741.3.8.8.1.2Task的調(diào)用741.3.8.8.1.3Task與function的區(qū)別761.3.8.9并行化的fork-join771.3.8.10testbench中存儲(chǔ)數(shù)據(jù)波形78

10、1.3.8.11圖形方式驗(yàn)證與HDL描述驗(yàn)證791.3.8.12Testbench小結(jié)791.3.9第七個(gè)Verilog程序：SPI總線801.3.9.1SPI總線的系統(tǒng)構(gòu)架801.3.9.2SPI總線信號(hào)801.3.9.3時(shí)鐘極性和時(shí)鐘相位801.3.9.4SPI的內(nèi)部結(jié)構(gòu)821.3.9.5SPI主設(shè)備代碼831.3.9.6SPI從設(shè)備代碼851.3.10第八個(gè)Verilog程序：異步UART861.3.10.1UART傳輸格式861.3.10.2UART設(shè)計(jì)思想871.3.10.3UART的內(nèi)部結(jié)構(gòu)871.3.10.3.1波特率寄存器881.3.10.3.2發(fā)送模塊881.3.10.3.3

11、接收模塊891.3.10.4UART的接收實(shí)現(xiàn)代碼891.3.10.5UART的發(fā)送實(shí)現(xiàn)代碼911.3.11一些有用的Verilog程序931.3.11.1跑馬燈931.3.11.2雙向端口的例子931.3.11.3JTAG的雙向端口941.3.11.4通用1bit移位寄存器的例子961.3.11.5簡單的中斷控制器961.3.11.64位轉(zhuǎn)16位解碼器971.3.11.7FSM狀態(tài)機(jī)測試?yán)?81.3.11.8generate生成語句981.3.11.8.1for循環(huán)991.3.11.8.2if-else例化991.3.11.8.3generate-case991.3.12Verilog之間

12、的差異1001.3.13Verilog語法小結(jié)1001.4復(fù)雜模塊的設(shè)計(jì)1031.4.1結(jié)構(gòu)化的設(shè)計(jì)1031.4.1.1結(jié)構(gòu)化設(shè)計(jì)分類1041.4.1.2結(jié)構(gòu)化設(shè)計(jì)的要點(diǎn)1051.4.2數(shù)據(jù)流(Data path)的設(shè)計(jì)1071.4.2.1無流控輸入與輸出1091.4.2.2有流控輸入/輸出1091.4.2.2.1被動(dòng)流控1101.4.2.2.2主動(dòng)流控1111.4.2.3數(shù)據(jù)流的總線接口1121.4.2.3.1AHB總線1121.4.2.3.1.1AHB設(shè)計(jì)例子1151.4.2.3.2APB總線1171.4.2.3.2.1APB設(shè)計(jì)例子1181.4.2.3.3AHB2APB1191.4.2.

13、4總線效率與DMA1201.4.2.4.1Bus Matrix設(shè)計(jì)1201.4.2.4.1.1輸入模塊設(shè)計(jì)1201.4.2.4.1.2譯碼單元1211.4.2.4.1.3輸出選擇單元1211.4.2.4.2DMA操作1221.4.2.4.3AMBA總線IP簡介1231.4.2.4.4Bus Matrix在SOC中的應(yīng)用1231.4.3控制流的設(shè)計(jì)1241.4.3.1主從狀態(tài)機(jī)1241.4.3.2主從狀態(tài)機(jī)的并行化設(shè)計(jì)1261.4.4重要接口部件設(shè)計(jì)1271.4.4.1SRAM1271.4.4.1.1SRAM的時(shí)序1271.4.4.1.2寄存器堆1281.4.4.1.3雙口RAM1281.4.4

14、.2移位寄存器1281.4.4.3FIFO1291.4.4.3.1FIFO的用法1291.4.4.3.2FIFO空滿標(biāo)志的算法1301.4.4.3.3同步FIFO1311.4.4.3.4異步FIFO設(shè)計(jì)1331.5數(shù)的表示與基本運(yùn)算1361.5.1數(shù)表示方法1361.5.1.1原碼、反碼和補(bǔ)碼1361.5.1.2浮點(diǎn)數(shù)的表示1371.5.1.2.1浮點(diǎn)數(shù)轉(zhuǎn)為二進(jìn)制的例子1381.5.1.2.2二進(jìn)制轉(zhuǎn)為浮點(diǎn)數(shù)的例子1381.5.1.3定點(diǎn)數(shù)的表示1381.5.2定點(diǎn)數(shù)的計(jì)算規(guī)則1401.5.2.1定點(diǎn)運(yùn)算過程舉例1401.5.2.1.1加法運(yùn)算 z=x+y1401.5.2.1.2乘法運(yùn)算 z=

15、xy1411.5.2.1.3除法運(yùn)算 z=x/y1411.5.3定點(diǎn)數(shù)的移位規(guī)則1421.5.3.1移位實(shí)現(xiàn)舉例1431.5.3.2截位與飽和處理1441.6Verilog編程規(guī)范1461.6.1文檔規(guī)范1461.6.2編程規(guī)范1461.6.3文件頭定義格式1461.6.4格式規(guī)則1471.6.5命名規(guī)則1471.6.6整體編碼規(guī)則1481.6.7全局信號(hào)編碼規(guī)則1551.6.8模塊編碼規(guī)則1561.6.9可綜合性設(shè)計(jì)1561.6.10可重用設(shè)計(jì)1571.6.11編碼規(guī)范小結(jié)1571.7HDL電路設(shè)計(jì)技巧1581.7.1芯片設(shè)計(jì)的核心目標(biāo)158運(yùn)行速度158硬件資源消耗（面積）158功耗158

16、計(jì)算精度1581.7.2如何提高電路運(yùn)行速度159吞吐率159整體延遲161更進(jìn)一步的討論161優(yōu)化時(shí)序162提高電路速度技巧小結(jié)1621.7.3如何降低電路規(guī)模（使用面積）162折疊163基于多通道的復(fù)用166基于控制邏輯的復(fù)用167基于資源共享的復(fù)用168對(duì)全局信號(hào)的規(guī)范使用1711.7.4如何優(yōu)化時(shí)序1751.7.4.1建立時(shí)間和保持時(shí)間1751.7.4.2邏輯時(shí)延模型1751.7.4.3改善時(shí)延的方法1761.7.4.3.1割集的概念1781.7.4.3.2利用割集進(jìn)行優(yōu)化舉例1791.7.4.4時(shí)序優(yōu)化小結(jié)1811.7.4.4.1信號(hào)處理常用的四種技巧1811.7.4.4.2站在系統(tǒng)

17、角度進(jìn)行優(yōu)化1821.7.4.4.3注意反向優(yōu)化時(shí)序182總結(jié)183第二章 FPGA設(shè)計(jì)入門12.1本章概要12.2FPGA簡介22.2.1FPGA功能強(qiáng)大的秘密42.2.2為什么FPGA具備可編程能力52.2.2.1最小功能單元可編程62.2.2.1.1LUT4基礎(chǔ)72.2.2.2利用可編程連線完成大模塊組裝72.2.2.3通過可編程IO實(shí)現(xiàn)FPGA的芯片化82.2.3FPGA其它內(nèi)部單元92.2.3.1嵌入式塊RAM(BRAM)92.2.3.2底層內(nèi)嵌功能單元92.2.3.3內(nèi)嵌專用硬核92.2.3.4專用乘法器(現(xiàn)在稱為DSP模塊)92.2.4FPGA應(yīng)用場合92.2.4.1接口應(yīng)用與粘

18、連邏輯102.2.4.2信號(hào)處理應(yīng)用102.2.4.3嵌入式處理方向102.2.5FPGA的設(shè)計(jì)流程112.2.5.1建立一個(gè)標(biāo)準(zhǔn)工程122.2.5.2添加IP文件到工程132.2.5.3FPGA設(shè)計(jì)流程的Tcl實(shí)現(xiàn)152.2.5.3.1Altera對(duì)Tcl的支持152.2.5.3.2FPGA實(shí)現(xiàn)流程的Tcl版本162.2.5.3.2.1工程的建立162.2.5.3.2.2運(yùn)行綜合命令172.2.5.4FIR_test工程的編譯過程172.2.5.4.1添加時(shí)序約束182.2.5.4.2添加管腳約束192.2.5.4.3啟動(dòng)編譯192.2.6FPGA的層次提升202.3FPGA與ASIC的差異

19、232.4FPGA的基本構(gòu)成252.4.1FPGA的RAM 資源252.4.1.1RAM的典型應(yīng)用252.4.1.2FPGA中RAM的特點(diǎn)262.4.1.2.1單口RAM262.4.1.2.2雙口RAM30簡單雙口RAM30真雙口RAM312.4.1.3RAM使用的注意事項(xiàng)312.4.1.3.1單口RAM322.4.1.3.2雙口RAM322.4.1.3.3其它322.4.1.4基于RAM的IP322.4.1.4.1ROM322.4.1.4.2移位寄存器332.4.1.5FPGA RAM的使用原則342.4.2DSP資源342.4.2.1Arria 10的DSP模塊342.4.2.1.1浮點(diǎn)模

20、式342.4.2.1.2標(biāo)準(zhǔn)精度模式352.4.2.1.3高精度模式362.4.2.2Xilinx DSP48E模塊372.4.2.2.1DSP48E結(jié)構(gòu)372.4.2.2.2DSP48E的常規(guī)算術(shù)功能382.4.2.2.3DSP48E的指令集392.4.2.2.4DSP48E求平方根的例子402.4.3PLL資源412.4.3.1模擬PLL的工作原理412.4.3.2PLL的基本用法422.4.3.3Altera的PLL模式432.4.3.3.1源同步模式432.4.3.3.2標(biāo)準(zhǔn)模式442.4.3.3.3零延遲緩沖模式442.4.3.3.4無補(bǔ)償模式442.4.3.4PLL規(guī)劃的原則452

21、.4.3.4.1將PLL用于時(shí)鐘管理452.4.3.4.2選擇正確的PLL反饋模式452.4.3.4.3利用時(shí)鐘控制模塊實(shí)現(xiàn)時(shí)鐘選擇和功耗控制452.4.4IO管腳（PIN）資源462.4.4.1電源管腳462.4.4.2配置管腳462.4.4.3普通I/O472.4.4.4時(shí)鐘管腳472.4.4.5IO管腳的約束原則472.4.5SERDES482.4.5.1SERDES的應(yīng)用背景482.4.5.2SERDES的結(jié)構(gòu)492.4.5.3SERDES的協(xié)議構(gòu)架492.4.5.4Altera的LVDS接口502.4.5.5SERDES的設(shè)計(jì)原則512.5FPGA的調(diào)試522.5.1In-Syste

22、m Memory Content Editor 522.5.1.1工具使用步驟522.5.1.2圖形操作方法522.5.1.3TCL命令532.5.2內(nèi)嵌邏輯分析儀（SignalTap或ChipScope）542.5.2.1Altera的SignalTap552.5.2.1.1SignalTap的界面562.5.2.1.2SignalTap的演示562.5.2.1.3SignalTap的基本Trigger模式572.5.2.1.4SignalTap的Advanced Trigger模式572.5.2.1.5SignalTap基于狀態(tài)觸發(fā)的Trigger模式572.5.2.2基于Tcl的調(diào)試59

23、2.5.3虛擬JTAG（Virtual JTAG）602.5.3.1虛擬JTAG的生成612.5.3.2虛擬JTAG簡單舉例632.5.3.3虛擬JTAG的操作過程642.5.4LogicLock662.5.4.1LogicLock的設(shè)計(jì)流程672.5.5調(diào)試設(shè)計(jì)的指導(dǎo)原則682.6FPGA的設(shè)計(jì)方法692.6.1FPGA的設(shè)計(jì)規(guī)范（design Specification）692.6.2FPGA的整體結(jié)構(gòu)設(shè)計(jì)702.6.2.1接口處理類結(jié)構(gòu)設(shè)計(jì)712.6.2.1.1相同速率變換接口712.6.2.1.2不同速率變換接口722.6.2.2輔助協(xié)處理類732.6.2.3數(shù)據(jù)計(jì)算類772.6.2.

24、4簡單控制處理類802.6.2.4.1常見的控制信號(hào)生成81定時(shí)觸發(fā)類81信號(hào)檢測類812.6.2.4.2狀態(tài)機(jī)的生成方法822.6.2.5CPU控制處理類822.7FPGA電路的優(yōu)化842.7.1整體優(yōu)化原則852.7.2FPGA優(yōu)化舉例862.7.2.1例子1：減少關(guān)鍵路徑上組合邏輯單元數(shù)862.7.2.2例子2：通過資源共享實(shí)現(xiàn)面積減少872.7.2.2.1時(shí)分復(fù)用方法872.7.2.2.2改變復(fù)用方式方法872.8FPGA可綜合的概念892.8.1可綜合與不可綜合的歸納892.8.2always可綜合的概念902.8.3有限狀態(tài)機(jī)FSM可綜合的概念912.8.4可綜合模塊舉例922.8

25、.4.1組合電路922.8.4.2時(shí)序電路952.9FPGA設(shè)計(jì)的注意事項(xiàng)992.9.1外部接口992.9.2時(shí)鐘電路992.9.2.1邏輯時(shí)鐘的時(shí)序模型992.9.2.2全局時(shí)鐘的設(shè)計(jì)1002.9.2.3門控時(shí)鐘設(shè)計(jì)1002.9.2.4多級(jí)時(shí)鐘設(shè)計(jì)1002.9.2.5行波時(shí)鐘1012.9.3復(fù)位電路1022.9.3.1復(fù)位的應(yīng)用場景1032.9.3.2同步復(fù)位與異步復(fù)位1032.9.4FPGA的設(shè)計(jì)檢查項(xiàng)1052.10附錄2.A開發(fā)流程與應(yīng)用環(huán)境快速搭建1082.10.1FPGA仿真環(huán)境1082.10.1.1Modelsim/Questasim簡介1092.10.1.2Modelsim/Qu

26、setasim的仿真過程1102.10.1.2.1Modelsim/Questasim的命令行仿真1112.10.1.2.2Modelsim/Questasim的圖形界面仿真1112.10.1.3Modelsim與Debussy的聯(lián)調(diào)功能1122.10.1.3.1Debussy的設(shè)置流程1122.10.1.3.2Modelsim配合Debussy運(yùn)行的腳本1132.10.1.3.3Debussy的運(yùn)行命令1142.10.1.4Modelsim的特色功能1152.10.1.4.1覆蓋率仿真（Coverage）1152.10.1.4.2Dataflow功能1162.10.1.4.3Quartus與

27、Modelsim聯(lián)合仿真1162.10.2基于Xilinx的ESL軟件測試環(huán)境的搭建與調(diào)試1192.10.2.1軟硬件環(huán)境配置要求1192.10.2.2FPGA ESL標(biāo)準(zhǔn)工程設(shè)計(jì)流程1202.10.2.2.1工程目錄類別說明1202.10.2.2.2文件分類說明1212.10.2.2.3Xilinx ESL 工程建立1232.10.2.2.4Xilinx ESL 工程的參數(shù)設(shè)定125IP升級(jí)/model升級(jí)127Xilinx ESL常見問題及解決建議1282.10.3基于Zynq開發(fā)板的vivado開發(fā)流程130建立工程130生成Zynq基礎(chǔ)系統(tǒng)1302.10.3.1生成外圍系統(tǒng)131設(shè)定地

28、址空間131硬件約束檢查與后續(xù)事項(xiàng)步驟131ZYNQ的軟件開發(fā)1322.10.3.2ZYNQ的調(diào)試運(yùn)行134軟硬件協(xié)同仿真調(diào)試過程134總結(jié)136第三章 數(shù)字信號(hào)處理與算法設(shè)計(jì)思想13.1本章概要13.2通信模型的模型構(gòu)架23.2.1通信電路的組成結(jié)構(gòu)23.2.2常見的算法單元模塊23.3通信系統(tǒng)的基本算法43.4通信系統(tǒng)芯片設(shè)計(jì)的基本套路73.4.1芯片設(shè)計(jì)的整體流程73.4.2需求類別分析73.4.3高速通信芯片的實(shí)現(xiàn)方案83.4.4中速通信芯片的實(shí)現(xiàn)93.4.5低速通信芯片的實(shí)現(xiàn)113.4.6傳統(tǒng)終端基帶芯片的方案123.5數(shù)字濾波器設(shè)計(jì)143.5.1FIR濾波器的基本概念143.5.1

29、.1FIR濾波器的幾個(gè)基本指標(biāo)143.5.1.1.1濾波器絕對(duì)指標(biāo)143.5.1.1.2濾波器的相對(duì)指標(biāo)153.5.1.2FIR濾波器的指標(biāo)與實(shí)際硬件的聯(lián)系153.5.1.3FIR濾波器的應(yīng)用場合163.5.2FIR濾波器的基本硬件實(shí)現(xiàn)163.5.2.1FIR硬件結(jié)構(gòu)變形方案183.5.2.2FIR直接型與轉(zhuǎn)置型的對(duì)比183.5.2.3FIR硬件工程化的要點(diǎn)193.5.3FIR濾波器硬件實(shí)現(xiàn)結(jié)構(gòu)概述193.5.3.1基于串行乘累加FIR濾波器結(jié)構(gòu)203.5.3.2基于并行乘法器直接型FIR濾波器結(jié)構(gòu)233.5.3.3基于并行乘法器轉(zhuǎn)置的FIR濾波器結(jié)構(gòu)233.5.3.4基于并行乘法器脈動(dòng)（sy

30、stolic）FIR濾波器結(jié)構(gòu)233.5.3.4.1FPGA的脈動(dòng)PE單元253.5.3.5基于乘法器的半并行（SemiParallel）FIR濾波器結(jié)構(gòu)263.5.3.6FIR濾波器的多通道設(shè)計(jì)273.5.3.7濾波器小結(jié)273.5.4基于分布式DA算法的FIR濾波器273.5.4.1分布式DA算法介紹273.5.4.2分布式算法的實(shí)現(xiàn)原理293.5.4.3DA算法Verilog實(shí)現(xiàn)代碼303.5.4.4DA算法的優(yōu)化與改進(jìn)313.5.4.5DA算法優(yōu)化實(shí)現(xiàn)代碼323.5.4.6DA算法的小結(jié)343.5.5IIR濾波器設(shè)計(jì)353.5.5.1IIR濾波器的硬件實(shí)現(xiàn)方案353.5.5.2IIR的

31、直接實(shí)現(xiàn)模式363.5.5.3IIR的幾個(gè)關(guān)鍵問題363.5.5.4IIR濾波器的例子373.5.6數(shù)字濾波器的擴(kuò)展應(yīng)用相關(guān)（correlation analysis）383.5.6.1相關(guān)的概念393.5.6.2相關(guān)運(yùn)算的數(shù)學(xué)基礎(chǔ)393.5.6.3相關(guān)運(yùn)算實(shí)現(xiàn)403.5.6.4相關(guān)運(yùn)算小結(jié)413.6FFT原理與硬件設(shè)計(jì)423.6.1概述423.6.1.1傅立葉變換的物理意義423.6.1.2FFT所蘊(yùn)含的思想433.6.1.3如何理解OFDM中的FFT和IFFT443.6.2FFT理論描述443.6.2.1FFT算法特點(diǎn)453.6.2.2基2的頻域抽取FFT算法453.6.2.3算法實(shí)現(xiàn)例子

32、473.6.3FFT標(biāo)準(zhǔn)算法在實(shí)現(xiàn)中需要解決的問題483.6.3.1輸入輸出位序調(diào)整483.6.3.2FFT變換基的選擇493.6.3.3復(fù)數(shù)乘法器的簡化503.6.4FFT硬件實(shí)現(xiàn)503.6.4.1小型FFT的設(shè)計(jì)方案503.6.4.2大型FFT的設(shè)計(jì)方案543.6.5適用于WLAN發(fā)射機(jī)的64點(diǎn)FFT設(shè)計(jì)553.6.6適用于WLAN接收機(jī)的64點(diǎn)FFT設(shè)計(jì)613.6.6.1FFT64點(diǎn)整體實(shí)現(xiàn)623.6.6.2FFT的分形函數(shù)實(shí)現(xiàn)633.6.7FFT與FIR的關(guān)系633.6.8離散余弦變換DCT643.6.8.1圖像處理中的二維DCT653.6.8.2通用的二維DCT實(shí)現(xiàn)653.7CORD

33、IC算法683.7.1CORDIC簡介683.7.2一個(gè)計(jì)算角度atan的例子683.7.3CORDIC算法原理723.7.3.1Cos/Sin函數(shù)的求取733.7.3.2極坐標(biāo)函數(shù)的求取733.7.4CORDIC通用算法原理733.7.4.1線性坐標(biāo)系旋轉(zhuǎn)743.7.4.2雙曲線坐標(biāo)系旋轉(zhuǎn)743.7.4.3CORDIC函數(shù)求值的擴(kuò)展753.7.5CORDIC計(jì)算的硬件結(jié)構(gòu)753.7.5.1循環(huán)結(jié)構(gòu)763.7.5.2非循環(huán)結(jié)構(gòu)773.7.5.3全串行結(jié)構(gòu)773.7.5.4CORDIC旋轉(zhuǎn)部分的公用代碼783.7.5.5串行CORDIC公共實(shí)現(xiàn)代碼793.7.5.6求角度atan的代碼793.7

34、.5.7正余弦的核心部分803.8NCO與DDS823.8.1NCO與DDS簡介823.8.2NCO設(shè)計(jì)原理823.8.3NCO硬件設(shè)計(jì)843.8.4DDS硬件設(shè)計(jì)853.8.5DDS實(shí)現(xiàn)通信調(diào)制873.8.5.1FM調(diào)制873.8.5.2其它信號(hào)調(diào)制873.9數(shù)字中頻903.9.1概述903.9.2數(shù)字下變頻DDC903.9.2.1DDC頻譜搬移的原理913.9.2.1.1欠采樣頻譜搬移923.9.2.1.2欠采樣時(shí)的參數(shù)確定933.9.2.2采樣速率變換的原理953.9.2.2.1降低速率的方法：抽取953.9.2.2.2提高速率的方法：內(nèi)插963.9.2.3CIC濾波器973.9.2.3

35、.1CIC濾波器的組成983.9.2.3.2CIC濾波器的整體特性993.9.2.3.3CIC的抽取1003.9.2.3.4CIC濾波器的頻率響應(yīng)特性1013.9.2.3.5CIC濾波器的帶通補(bǔ)償1033.9.2.3.6CIC濾波器的定點(diǎn)與溢出問題1043.9.2.3.7CIC插值濾波器1043.9.2.4半帶濾波器（HB Filter）1043.9.2.4.1半帶的多相抽取實(shí)現(xiàn)1063.9.2.5其它濾波器1073.9.3數(shù)字上變頻DUC1083.9.3.1DUC的內(nèi)插1083.9.3.2濾波的簡化實(shí)現(xiàn)：多相濾波1103.9.3.3DUC的混頻調(diào)制1113.9.4數(shù)字上下變頻的系統(tǒng)級(jí)設(shè)計(jì)（E

36、SL）1123.9.4.1折疊與多通道1133.9.4.1.1Fold的應(yīng)用1143.9.4.1.2多通道的應(yīng)用1143.9.4.1.3基于ESL的數(shù)字中頻設(shè)計(jì)1143.9.4.2數(shù)字中頻的自動(dòng)化設(shè)計(jì)1153.9.5數(shù)字中頻的各種設(shè)計(jì)案例1183.9.5.1TD-SCDMA的6載波12通道DDC實(shí)現(xiàn)方案1183.9.5.1.1半帶濾波器多通道數(shù)據(jù)存儲(chǔ)方式1193.9.5.1.2半帶濾波器多通道控制方案1193.9.5.1.3RRC 濾波器頂層設(shè)計(jì)1193.9.5.1.4RRC 子濾波器設(shè)計(jì)1203.9.5.1.5RRC子濾波器中系數(shù)與數(shù)據(jù)的存儲(chǔ)1203.9.5.1.6載波分路混頻器1213.9

37、.5.1.7多通道NCO（本振）的實(shí)現(xiàn)1223.9.5.1.8多通道增益調(diào)整的實(shí)現(xiàn)1223.9.5.1.9多通道MAC單元設(shè)計(jì)1233.9.5.1.10多通道的時(shí)延調(diào)整1233.9.5.1.11多通道DDC設(shè)計(jì)的建議小結(jié)1233.9.5.2LTE的統(tǒng)一采樣速率采樣方案1243.9.5.3LTE 20MHz數(shù)字中頻DDC方案1253.9.5.3.1adc接口模塊1253.9.5.3.2data_src_ctrl模塊1263.9.5.3.3demod_hb模塊1263.9.5.3.4hb_nco_ul模塊1273.9.5.3.5pfir_ul模塊1273.9.5.4LTE 20MHz數(shù)字中頻DUC

38、方案1273.9.5.4.1pfir_dl模塊1283.9.5.4.2hb_nco_dl模塊1283.9.5.4.3CFR模塊1283.9.5.4.4DPD模塊1293.9.5.5窄帶25KHz系統(tǒng)DDC欠采樣方案1293.9.5.6窄帶25KHz系統(tǒng)DUC欠采樣方案1313.10FM收音機(jī)1333.10.1FM收音機(jī)原理1333.10.2FM收音機(jī)的解調(diào)思路1353.10.3FM的中頻處理1353.10.3.1AD與數(shù)字前端的選擇1353.10.3.1.1確定AD的工作速率（SPS）1353.10.3.1.2確定AD的有效BIT數(shù)1363.10.3.1.3確認(rèn)AD的動(dòng)態(tài)范圍以及接口參數(shù)136

39、3.10.3.2數(shù)控振蕩器（NCO）指標(biāo)1363.10.3.3數(shù)字中頻濾波器的選取1363.10.3.3.1128倍CIC抽取1373.10.3.3.2FIR低通濾波1373.10.3.3.3FM調(diào)頻解調(diào)1383.10.3.3.4FM調(diào)頻解調(diào)的商業(yè)化處理139（1）將差分（微分）與反正切運(yùn)算結(jié)合139（2）除法保護(hù)與恒包絡(luò)特性1393.10.4FM單聲道收音機(jī)的ESL設(shè)計(jì)1403.10.5FM立體聲的硬件實(shí)現(xiàn)1423.10.5.1立體聲分離算法的進(jìn)一步改進(jìn)1433.10.5.2FM導(dǎo)頻信號(hào)的獲取1443.10.5.2.1IIR濾波器方案1453.10.5.2.2用于導(dǎo)頻獲取的IIR硬件實(shí)現(xiàn)14

40、63.10.6FM收音機(jī)相關(guān)的一些話題1483.10.6.1基于Sigma-Delta的AD采樣技術(shù)1483.10.6.2數(shù)字電路實(shí)現(xiàn)模擬AD1483.10.6.3數(shù)字電路實(shí)現(xiàn)模擬DA1493.10.6.4基于FPGA的全數(shù)字化收音機(jī)1513.10.6.5對(duì)FM采用228KHz時(shí)鐘的補(bǔ)充說明1533.11數(shù)字信號(hào)處理算法實(shí)現(xiàn)的部分技巧1543.11.1復(fù)數(shù)乘法1543.11.2除(2n-1)的計(jì)算1553.11.2.1mod(2n-1)1553.11.2.2div(2n-1)1553.11.3數(shù)據(jù)壓縮1553.11.4飽和處理1563.11.5并行動(dòng)態(tài)定標(biāo)的操作1573.11.6移位長除法計(jì)算

41、1583.11.7遞增式乘法的計(jì)算1593.11.8高位寬乘法（適合xilinx FPGA）1593.11.9Xilinx DSP級(jí)聯(lián)1613.11.10查表插值計(jì)算方法1623.11.11DSP48實(shí)現(xiàn)四舍五入1663.11.12倒數(shù)查表法實(shí)現(xiàn)除法和取模166總結(jié)168第四章 信道編解碼與HDL設(shè)計(jì)實(shí)現(xiàn)14.1本章概要14.2通信模型的編碼與解碼基本框架24.2.1編碼基礎(chǔ)知識(shí)24.2.2編碼的幾個(gè)基本概念24.2.3信道編碼間的關(guān)系34.2.4級(jí)聯(lián)碼44.2.5信道編解碼芯片實(shí)現(xiàn)的基本套路44.38B/10B編碼與譯碼64.3.18B/10B編碼過程64.3.28B/10B解碼過程94.3

42、.38B/10B編碼與解碼的Verilog實(shí)現(xiàn)104.4有限域運(yùn)算基礎(chǔ)144.4.1有限域的基本概念144.4.1.1單位元144.4.1.2逆元144.4.1.3域成立的條件144.4.2有限域多項(xiàng)式的運(yùn)算規(guī)則154.4.2.1素多項(xiàng)式的概念154.4.2.2本原多項(xiàng)式（primitive polynomial）：164.4.3GF(2)域的多項(xiàng)式運(yùn)算174.4.4適合硬件實(shí)現(xiàn)的有限域運(yùn)算方法184.4.4.1有限域的生成元184.4.4.2有限域計(jì)算的查表方法204.4.4.2.1正表與反表的實(shí)現(xiàn)方法204.4.4.2.2逆表的實(shí)現(xiàn)方法214.4.4.2.3基于正表、反表和逆表的乘法與除法

43、實(shí)現(xiàn)214.4.4.2.4利用生成元進(jìn)行計(jì)算的例子214.4.4.3通用乘法器的設(shè)計(jì)224.5CRC冗余校驗(yàn)碼簡介264.5.1CRC算法的基本原理274.5.2幾個(gè)基本概念284.5.3CRC算法實(shí)現(xiàn)284.5.3.1CRC算法的并行化294.5.3.2CRC自動(dòng)代碼生成324.6RS碼354.6.1RS的編碼算法354.6.1.1RS的生成多項(xiàng)式354.6.1.2詳細(xì)的RS編碼過程364.6.1.3RS編碼過程舉例364.6.1.4RS編碼H校驗(yàn)矩陣的獲取374.6.2RS的譯碼算法394.6.2.1計(jì)算伴隨多項(xiàng)式（校正子）Sj404.6.2.2計(jì)算伴隨多項(xiàng)式的意義414.6.2.3錯(cuò)誤位

44、置多項(xiàng)式424.6.2.3.1思路一：直接構(gòu)造錯(cuò)誤位置的線性方程424.6.2.3.2思路二：構(gòu)造恒等式間接求出錯(cuò)誤位置與錯(cuò)誤數(shù)值434.6.2.3.3關(guān)鍵方程444.6.2.3.4歐幾里得算法454.6.2.3.5多項(xiàng)式上的歐幾里得算法464.6.2.3.6關(guān)鍵方程迭代終止的條件474.6.2.3.7歐幾里得算法計(jì)算舉例474.6.2.3.8改進(jìn)的歐幾里得算法484.6.2.4求錯(cuò)誤位置值514.6.2.5求錯(cuò)誤值524.6.2.6求錯(cuò)誤值的小技巧534.6.2.7RS譯碼校正534.6.2.8RS譯碼算法小結(jié)544.6.2.9RS譯碼物理意義544.6.2.10低糾錯(cuò)位數(shù)的簡化RS譯碼56

45、4.7BCH碼584.7.1BCH編碼584.7.1.1BCH編碼與校驗(yàn)例子594.7.1.2BCH編碼電路邏輯實(shí)現(xiàn)594.7.2BCH譯碼方法簡介604.7.2.1彼得森（Peterson）譯碼算法604.7.2.2基于查找表的譯碼算法614.7.2.2.1查找表算法實(shí)現(xiàn)舉例624.8卷積碼簡介634.8.1卷積碼的相關(guān)概念634.8.2卷積碼編碼通用表述634.8.3卷積碼的變形以及特殊處理674.8.4卷積碼的譯碼原理674.8.4.1Viterbi譯碼實(shí)現(xiàn)小結(jié)704.8.4.2Viterbi譯碼的幾個(gè)關(guān)鍵細(xì)節(jié)704.8.4.2.1分支度量的計(jì)算704.8.4.2.2蝶形單元與狀態(tài)轉(zhuǎn)移7

46、14.8.4.2.3Viterbi算法的存儲(chǔ)開銷724.8.4.2.4卷積碼(2,1,7)的蝶形單元舉例734.8.4.2.5蝶形單元的另類表示734.8.4.2.6回溯及譯碼流程744.8.4.2.7卷積碼(2,1,7)的整體譯碼流程舉例754.8.4.2.8三個(gè)子碼的蝶形單元表示方法754.8.4.2.9蝶形單元的并行化754.8.4.2.101/2/3/4 bit 量化的各種約束764.8.4.3viterbi的基4算法774.8.4.3.1基4算法的碟形單元774.8.4.3.2基4算法的狀態(tài)輸入774.8.4.3.3基4算法的簡化輸入794.8.4.3.4回溯804.8.4.3.5速

47、率804.8.4.4Viterbi的C語言實(shí)現(xiàn)代碼804.8.5Viterbi譯碼的硬件實(shí)現(xiàn)814.8.5.1Viterbi算法的硬件實(shí)現(xiàn)摘要824.8.6Viterbi的引申話題834.8.6.1Viterbi在調(diào)制解調(diào)上的應(yīng)用834.8.6.2Viterbi在大數(shù)據(jù)業(yè)務(wù)中的應(yīng)用854.8.6.2.1隱馬爾可夫模型（HMM）854.8.6.2.2FPGA與大數(shù)據(jù)的關(guān)系864.9信道編解碼設(shè)計(jì)詳例874.9.1編碼方案874.9.2整體編碼流程884.9.3硬件方案的整體概述904.9.3.1整體數(shù)據(jù)流924.9.3.2整體控制流934.9.3.3部件間的總線互聯(lián)結(jié)構(gòu)934.9.3.4整體輸入

48、輸出接口944.9.3.5內(nèi)部總線時(shí)序944.9.3.6數(shù)據(jù)流格式944.9.3.7與調(diào)制解調(diào)模塊（GMSK）的數(shù)據(jù)交互方式954.9.3.8信道編解碼的SoC地址空間分配954.9.4信道編碼964.9.4.1內(nèi)部寄存器設(shè)計(jì)974.9.4.2DMA設(shè)置1004.9.4.3信道編碼器的詳細(xì)設(shè)計(jì)1004.9.4.3.1接口設(shè)計(jì)1004.9.4.3.2Matrix開關(guān)矩陣1004.9.4.3.3內(nèi)部單元設(shè)計(jì)1014.9.5信道解碼1054.9.5.1內(nèi)部寄存器設(shè)計(jì)1054.9.5.2信道解碼器詳細(xì)設(shè)計(jì)1084.9.5.2.1接口設(shè)計(jì)1084.9.5.2.2內(nèi)部單元設(shè)計(jì)1094.9.6信道編解碼中幾

49、個(gè)關(guān)鍵問題的描述1134.9.6.1軟/硬判決1134.9.6.2Reed-Muller編碼與譯碼1144.9.6.2.1Reed-Muller譯碼算法1144.9.6.2.2Reed-Muller硬件實(shí)現(xiàn)1154.9.6.3芯片的使用于配置1184.9.6.3.1軟件操作說明1184.9.6.3.2接口配置與協(xié)商1194.9.6.3.3DSP控制編碼流程1214.9.6.3.4DSP配置解碼過程1224.9.6.3.5DMA的設(shè)計(jì)1234.9.6.3.6最終的芯片123總結(jié)125第五章 通信原理與傳統(tǒng)無線芯片設(shè)計(jì)15.1本章概要15.2通信原理與設(shè)計(jì)實(shí)現(xiàn)25.2.1通信系統(tǒng)模型25.2.2常見的各種調(diào)制方式45.2.2.1恒包絡(luò)調(diào)制45.2.2.1.1恒包絡(luò)信號(hào)的相位處理方法55.2.2.1.2恒包絡(luò)信號(hào)的IQ正交處理方法55.2.2.2線性調(diào)制65.2.2.2.1BPSK的調(diào)制過程75.2.2.2.2QPSK的調(diào)制過程85.2.2.2.32DPSK95.2.2.2.4理想QPSK調(diào)制解調(diào)105.2.2