2022年2022年Verilog復(fù)習(xí)題

1、精選學(xué)習(xí)資料 - - - 歡迎下載verilog復(fù)習(xí)題一.填空題1. 用 eda 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)為最終完成_ asic 的設(shè)計(jì)與實(shí)現(xiàn)；2. 可編程器件分為_(kāi)cpld_ 和 fpga ；3. 隨著 eda 技術(shù)的不斷完善與成熟,_自頂向下 _的設(shè)計(jì)方法更多的被應(yīng)用于verilog hdl設(shè)計(jì)當(dāng)中；4. 目前國(guó)際上較大的pld 器件制造公司有_altera_ 和_xilinx_ 公司；5. 完整的條件語(yǔ)句將產(chǎn)生_組合 _電路,不完整的條件語(yǔ)句將產(chǎn)生_時(shí)序 _電路；6. 堵塞性賦值符號(hào)為=,非堵塞性賦值符號(hào)為 <=；7有限狀態(tài)機(jī)分為moore 和 _mealy_ 兩種類型；8.ed

2、a 縮寫(xiě)的含義為_(kāi)電子設(shè)計(jì)自動(dòng)化 electronic design automation_ 9狀態(tài)機(jī)常用狀態(tài)編碼有_二進(jìn)制 _._格雷碼 _和_獨(dú)熱碼 _；10 verilog hdl中任務(wù)可以調(diào)用_其他任務(wù) _和 函數(shù) ；11系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為_(kāi)$_,預(yù)編譯指令首字符標(biāo)志為 # ；12可編程規(guī)律器件的優(yōu)化過(guò)程主要為對(duì)速度 和 資源 的處理過(guò)程；13.大型數(shù)字規(guī)律電路設(shè)計(jì)采納的ip 核 有 軟 ip . 固 ip 和 硬 ip ；二.挑選題1.已知“a =1b 1; b=3b'001; ”那么 a、b （c）a 4b'0011 b 3b'001 c 4b

3、'1001 d 3b'1012.在 verilog 中,以下語(yǔ)句哪個(gè)不為分支語(yǔ)句？（d）a if-else b case c casez d repeat3.verilog hdl語(yǔ)言進(jìn)行電路設(shè)計(jì)方法有哪幾種（8 分）自上而下的設(shè)計(jì)方法（top-down ）自下而上的設(shè)計(jì)方法（bottom-up ）綜合設(shè)計(jì)的方法 4.在 verilog 語(yǔ)言中, a=4b'1011,那么&a= （ d） a 4b'1011 b 4b'1111 c 1b'1 d 1b'05.在 verilog 語(yǔ)言中整型數(shù)據(jù)與（c ）位寄存器數(shù)據(jù)在實(shí)際意義上為相同

4、的；a 8 b 16 c 32 d 646.大規(guī)?？删幊唐骷饕衒pga .cpld 兩類,以下對(duì)fpga 結(jié)構(gòu)與工作原理的描述中,正確選項(xiàng) c ；a fpga 全稱為復(fù)雜可編程規(guī)律器件；b fpga 為基于乘積項(xiàng)結(jié)構(gòu)的可編程規(guī)律器件；c基于 sram 的 fpga 器件,在每次上電后必需進(jìn)行一次配置；d在 altera 公司生產(chǎn)的器件中,max7000系列屬 fpga 結(jié)構(gòu)；7. 子系統(tǒng)設(shè)計(jì)優(yōu)化,主要考慮提高資源利用率削減功耗（即面積優(yōu)化）,以及提高運(yùn)行速度精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載（即速度優(yōu)化） ；指出以下哪些方法為面積優(yōu)化流水線設(shè)計(jì)資源共享規(guī)律優(yōu)化串行化寄存器配平

5、b ；精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載關(guān)鍵 路徑法a bcd8.以下標(biāo)識(shí)符中, a 為不合法的標(biāo)識(shí)符； a 9moonb state0c not_ack_0d signall9. 以下語(yǔ)句中,不屬于并行語(yǔ)句的為： d a. 過(guò)程語(yǔ)句b assign 語(yǔ)句c元件例化語(yǔ)句d case語(yǔ)句6.10.p、q、r 都為 4bit的輸入矢量,下面哪一種表達(dá)形式為正確的51) input p3:0、q、r;2) input p、q、r3:0;3input p3:0、q3:0、r3:0;4input 3:0 p、3:0q、0:3r;5input 3:0 p、q、r;11.請(qǐng)依據(jù)以下兩條語(yǔ)句的執(zhí)行

6、,最終變量a 中 的 值 為 ； reg 7:0 a;a=2'hff; 8'b0000_0011 8'h03 8'b1111_1111 8'b11111111三.簡(jiǎn)答題1.簡(jiǎn)要說(shuō)明仿真時(shí)堵塞賦值與非堵塞賦值的區(qū)分非堵塞（ non-blocking賦值方式 b<= a：b 的值被賦成新值a 的操作 、 并不為馬上完成的,而為在塊終止時(shí)才完成；塊內(nèi)的多條賦值語(yǔ)句在塊終止時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路；堵塞（blocking賦值方式 b = a： b 的值馬上被賦成新值a；完成該賦值語(yǔ)句后才能執(zhí)行下一句的操作；硬件沒(méi)有對(duì)應(yīng)的電路,因而綜合結(jié)果未知；堵塞賦值

7、為在該語(yǔ)句終止為立刻完成賦值操作；非堵塞賦值為在整個(gè)過(guò)程塊終止為才完成賦值操作；2.簡(jiǎn)述有限狀態(tài)機(jī)fsm 分為哪兩類？有何區(qū)分？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？依據(jù)內(nèi)部結(jié)構(gòu)不同可分為摩爾型狀態(tài)機(jī)和米里型狀態(tài)機(jī)兩種；摩爾型狀態(tài)機(jī)的輸出只由當(dāng)前狀態(tài)打算,而次態(tài)由輸入和現(xiàn)態(tài)共同打算；米里型狀態(tài)機(jī)的輸出由輸入和現(xiàn)態(tài)共同打算,而次態(tài)也由輸入和現(xiàn)態(tài)打算；狀態(tài)編碼主要有三種：連續(xù)二進(jìn)制編碼.格雷碼和獨(dú)熱碼；3.簡(jiǎn)述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟.包括五個(gè)步驟：.設(shè)計(jì)輸入： 將設(shè)計(jì)的結(jié)構(gòu)和功能通過(guò)原理圖或硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)或編程,進(jìn)行語(yǔ)法或規(guī)律檢查,通過(guò)表示輸入完成,否就反復(fù)檢查直到無(wú)任何錯(cuò)誤；.規(guī)

8、律綜合：將較高層的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過(guò)程,包括行為綜合,規(guī)律綜合和版圖綜合或結(jié)構(gòu)綜合,最終生成電路規(guī)律網(wǎng)表的過(guò)程；.布局布線：將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中,并產(chǎn)生最終可下載文精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載件的過(guò)程；.仿真：就為依據(jù)規(guī)律功能的算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬,以驗(yàn)證設(shè)計(jì)并排除錯(cuò)誤的過(guò)程,包括功能仿真和時(shí)序仿真；.編程配置：將適配后生成的編程文件裝入到pld 器件的過(guò)程,依據(jù)不同器件實(shí)現(xiàn)編程或配置；4.簡(jiǎn)述 verilog hdl編程語(yǔ)言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能,通過(guò)在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)規(guī)律電路功能；

9、但它們又有以下不同：.函數(shù)中不能包含時(shí)序掌握語(yǔ)句,對(duì)函數(shù)的調(diào)用,必需在同一仿真時(shí)刻返回；而任務(wù)可以包含時(shí)序掌握語(yǔ)句,任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同；.在函數(shù)中不能調(diào)用任務(wù),而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)；但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身；.函數(shù)必需包含至少一個(gè)端口,且在函數(shù)中只能定義input端口；任務(wù)可以包含0個(gè)或任何多個(gè)端口,且可以定義input .output 和 inout 端口；.函數(shù)必需返回一個(gè)值,而任務(wù)不能返回值,只能通過(guò)output或 inout 端口來(lái)傳遞執(zhí)行結(jié)果；5.簡(jiǎn)述 fpga 與 cpld 兩種器件應(yīng)用特點(diǎn)；cpld 與 fpga 都為通用可編程規(guī)律器件,均可在

10、 eda 仿真平臺(tái)上進(jìn)行數(shù)字規(guī)律電路設(shè)計(jì),它們不同表達(dá)在以下幾方面： fpga 集成度和復(fù)雜度高于cpld ,所以 fpga 可實(shí)現(xiàn)復(fù)雜規(guī)律電路設(shè)計(jì),而 cpld適合簡(jiǎn)潔和低成本的規(guī)律電路設(shè)計(jì)；. fpga 內(nèi)主要由lut 和寄存器組成,傾向?qū)崿F(xiàn)復(fù)雜時(shí)序規(guī)律電路設(shè)計(jì),而cpld內(nèi)主要由乘積項(xiàng)規(guī)律組成,傾向?qū)崿F(xiàn)組合規(guī)律電路設(shè)計(jì)；. fpga 工藝多為sram .flash 等工藝,掉電后內(nèi)信息消逝,所以該類型需外配儲(chǔ)備器,而 cpld 工藝多為eeprom 等工藝,掉電后信息不消逝,所以不用外配儲(chǔ)備器；.fpga 相對(duì) cpld 成本高,但都可以在內(nèi)都鑲嵌硬核和軟核,實(shí)現(xiàn)片上系統(tǒng)功能；四.運(yùn)算題

11、1.利用有限狀態(tài)機(jī),以格雷碼編譯方式設(shè)計(jì)一個(gè)從輸出信號(hào)序列中檢測(cè)出101 信號(hào)的電路圖,其方塊圖.狀態(tài)圖和狀態(tài)表如圖表示；精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載s0=00din=0so、 odin=1s1、 0s1=01s2、 0s1、 0s2=11s0、 0s1、 1目前狀態(tài) cs下一狀態(tài) ns和輸出 qout精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載module melayclk、din、reset、qout; input clk、reset;input din; output qout; reg qout;parameter1:0 s0=2'b00、s1=2'

12、b01、s2=2'b11; reg1:0 cs;reg1:0 ns;always posedge clk or posedge reset beginifreset=1'b01 cs=s0;else cs=ns;endalways cs or din begincasecss0:beignifdin=1'b0 beginns=s0;qout=1'b0; endelsebeginns=s1;qout=1'b0; endend s1:beginifdin=1'b0 beginns=s2;qout=1'b0; endelsebeginns=s1

13、;精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載qout=1'b0; endend s2:beignifdin=1'b0 beginns=s0;qout=1'b0; endelsebeginns=s1;qout=1'b0; endendendcase end endmodule2. 程序注解,并說(shuō)明整個(gè)程序完成的功能；module aaa a 、b ; output a ；input 6:0 b ； reg2:0 sum; integer i;reg a ；always b beginsum = 0;fori = 0;i<=6;i = i+1ifbisum

14、 = sum+1; ifsum2 a = 1;elsea = 0; endendmodule精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載3.設(shè)計(jì)一個(gè)帶有異步復(fù)位掌握端和時(shí)鐘使能掌握端的 10進(jìn)制計(jì)數(shù)器； 端口設(shè)定如下： 輸入端口： clk ：時(shí)鐘, rst：復(fù)位端, en ：時(shí)鐘使能端, load ：置位掌握端, din ：置位數(shù)據(jù)端； 輸出端口： cout ：進(jìn)位輸出端, dout ：計(jì)數(shù)輸出端；module cnt10 clk、rst、en、load、cout、dout、data;input clk ; input en ; input rst ; input load ;input 3

15、:0 data ; output 3:0 dout ; output cout ;reg 3:0 q1 ;reg cout ;assign dout = q1;always posedge clk or negedge rst begin if .rst q1 <= 0;else if en begin精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載if .load q1 <= data; else if q1<9 q1 <= q1+1;else q1 <= 4'b0000; endendalways q1if q1=4'h9 cout = 1

16、9;b1;else cout = 1'b0; endmodule4.下面為通過(guò)case語(yǔ)句實(shí)現(xiàn)四選一電路部分程序,將橫線上的語(yǔ)句補(bǔ)上,使程序形成完整功能；cases1、s0 2b00:out=i0; 2b01:out=i1; 2b10:out=i2;精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載2b11:out=i3;3.標(biāo)注各語(yǔ)句功能,指出整個(gè)程序完成的電路功能；/ 帶同步清0/同步置 1低電平有效 的 d 觸發(fā)器 .module dff_synq、qn、d、clk、set、reset;/ 定義模塊為diff_syn、 端口為 q、qn、d、clk、set、reset input d

17、、clk、set、reset; output reg q、qn;/定義端口 d、clk、set、reset為輸入端口 、reg、q、qn 為輸出端口always posedge clk/ 對(duì) clk 信號(hào)上升沿有效beginifreset begin q<=1'b0;qn<=1'b1;end/同步清零 、低電平有效 else ifset begin q<=1'b1;qn<=1'b0;end/同步置位 、 低電平有效 elsebegin q<=d; qn<=d; end/q 輸出為 d、 qn 輸出為非d;endendmodul

18、e/ 模塊終止4.依據(jù)圖3 給定的兩個(gè)2 位全加器信號(hào)關(guān)系及實(shí)現(xiàn)的4 位全加器功能部分程序,在以下部分程序中的橫線上填入必要語(yǔ)句,實(shí)現(xiàn)4 位全加器的完整功能；精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載a1.0aib1.0bicci2 位加法器sumcoutsum41.0a3.2 aib3.2bi c0ci2 位加法器sumcoutsum43.2cout4精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載圖 3精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載/ 底層 4 位全加器程序module add2ai、bi、ci、sum、cout; input 1:0ai、bi;input ci;outp

19、ut 1:0sum; ; output cout; ; always cout、sum=ai+bi+ci; endmodule/頂層 8 位全加器程序module fadd4a、b、c、sum4、cout4; input 3:0a、b;input c;output 3:0 sum4output cout4;wire c0;add4 u1;add4 u2;endmodule精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載5.依據(jù)以下給 定的仿真輸入輸出波形圖2,說(shuō)明完成此功能的電路為什么功能電路？并寫(xiě)出對(duì)應(yīng)的 verilog hdl描述程序（圖中clk、clr 為輸入, q、c 為輸出）；4 進(jìn)制加法計(jì)數(shù)器精品學(xué)習(xí)資料精選學(xué)習(xí)資料 - - - 歡迎下載module counterclk、clr、q、c input clk、clr;output ret1:0 q;output c;alwaysposedge clk or negedge clr beginifclrq<=2 h0;else beginif2 h3=q q<=2 h0;else q<=q+2