《數(shù)字邏輯》考試問題詳解

1、實(shí)用標(biāo)準(zhǔn)文檔大全中國石油大學(xué)（北京）遠(yuǎn)程教育學(xué)院數(shù)字邏輯期末復(fù)習(xí)題一、單項(xiàng)選擇題1. ttl 門電路輸入端懸空時(shí)，應(yīng)視為( a ) a. 高電平 b. 低電平 c. 不定 d. 高阻2. 最小項(xiàng)dcba的邏輯相鄰項(xiàng)是（ d ）aabcd bdbca ccdab dbcda3. 全加器中向高位的進(jìn)位1ic為( d ) a. iiicba b.iiiiicbaba)(c.iiicba d.iiibca)(4. 一片十六選一數(shù)據(jù)選擇器，它應(yīng)有（ a ）位地址輸入變量a. 4 b. 5 c. 10 d. 16 5. 欲對(duì) 78 個(gè)信息以二進(jìn)制代碼表示，則最少需要（ b ）位二進(jìn)制碼a. 4 b. 7

2、c. 78 d. 10 6. 十進(jìn)制數(shù)25 用 8421bcd碼表示為（ b ）a.10 101 b.0010 0101 c.100101 d.10101 7. 常用的 bcd碼有（ c ）a:奇偶校驗(yàn)碼 b:格雷碼 c:8421碼 d:ascii碼8. 已知yaabab, 下列結(jié)果中正確的是（c）a:y=a b:y=b c:y=a+b d: yab9. 下列說法不正確的是（ d）a:同一個(gè)邏輯函數(shù)的不同描述方法之間可相互轉(zhuǎn)換b:任何一個(gè)邏輯函數(shù)都可以化成最小項(xiàng)之和的標(biāo)準(zhǔn)形式c:具有邏輯相鄰性的兩個(gè)最小項(xiàng)都可以合并為一項(xiàng)d:任一邏輯函數(shù)的最簡(jiǎn)與或式形式是唯一的10. 邏輯函數(shù)的真值表如下表所示

3、，其最簡(jiǎn)與或式是（c ）實(shí)用標(biāo)準(zhǔn)文檔大全a: abcabcabcb: abcabcabcc: bcabd: bcac11以下不是邏輯代數(shù)重要規(guī)則的是( d ) 。a. 代入規(guī)則 b. 反演規(guī)則 c. 對(duì)偶規(guī)則 d. 加法規(guī)則12已知函數(shù)e)d(cbaf的反函數(shù)應(yīng)該是( a ) 。a. )e(dcbafb. )ed(cbafc. )e(dcbafd. )ed(cbaf13組合邏輯電路一般由（ a ）組合而成。a 、門電路 b、觸發(fā)器 c、計(jì)數(shù)器 d、寄存器14求一個(gè)邏輯函數(shù)f 的對(duì)偶式，可將f中的（ a ）。a、“”換成“+”，“ +”換成“”, 常數(shù)中的“ 0”“ 1”互換b、原變量換成反變量

4、，反變量換成原變量c、變量不變d、常數(shù)中的“0”換成“ 1”，“ 1”換成“ 0”15邏輯函數(shù)eadacabaf ( a ) 。a. ab+ac+ad+ae b. a+bced c. (a+bc)(a+de) d. a+b+c+d+e 16下列邏輯電路中，不是組合邏輯電路的有（ d ）a 、譯碼器 b、編碼器 c、全加器 d、寄存器17邏輯表達(dá)式a+bc= （ c ）實(shí)用標(biāo)準(zhǔn)文檔大全a、ab b、a+c c、 (a+b)(a+c) d、b+c 18在（ a ）輸入情況下，“或非”運(yùn)算的結(jié)果是邏輯“1”。a. 全部輸入為“0” b.全部輸入為“ 1”c.任一輸入為“ 0”，其他輸入為“1” d.

5、任一輸入為“1”19邏輯函數(shù)6 ,5 ,4,2mf1同cbba f2之間關(guān)系為 ( a ) a.21ff b. 21ff c. 21ff d.無關(guān)20時(shí)序邏輯電路一定包含（ a ）a、觸發(fā)器 b、組合邏輯電路 c、移位寄存器 d、譯碼器21時(shí)序邏輯電路中必須有（ a ）a、輸入邏輯變量 b、時(shí)鐘信號(hào) c、計(jì)數(shù)器 d、編碼器22邏輯函數(shù)cbacbac)bc)(ab(af( a ) 。a.)5 ,4 ,1 , 0(m b. m(0,1,4,5)c.5,4m d. a(b+c) 23已知函數(shù)dcbaf，根據(jù)反演規(guī)則得到的反函數(shù)是（ a ）ad)c()ba( b（ a+b）（ c+d ）cba dcd

6、ba24最小項(xiàng)dcba的邏輯相鄰項(xiàng)是（ d ）aabcd bdbca ccdab dbcda25 mealy 型時(shí)序邏輯電路的輸出( c )。a. 只與當(dāng)前外部輸入有關(guān) b. 只與電路內(nèi)部狀態(tài)有關(guān)c. 與外部輸入和內(nèi)部狀態(tài)都有關(guān) d. 與外部輸入和內(nèi)部狀態(tài)都無關(guān)26邏輯函數(shù)cbacbacbaf ( a ) 。a.)7,6,3( b. 5,6,7mc.7,6,3m d. a(b+c) 27 jk 觸發(fā)器在cp脈沖作用下，欲實(shí)現(xiàn)n1nqq，則輸入信號(hào)不能為（ d ）aj=k=0 bj=q，k=q cj=q,k=q d j=q,k=0 28邏輯函數(shù)abccabbcacbacbac)b,f(a,=（

7、a ）a m(0,1,3,6,7) b m(0,1,3,6,7) c m(6,7) dab+c 29下列觸發(fā)器中沒有約束條件的是（ d ）a、基本 rs觸發(fā)器 b、主從 rs觸發(fā)器c、維持阻塞rs觸發(fā)器 d、邊沿 d觸發(fā)器30欲得到d觸發(fā)器的功能，以下諸圖中唯有圖（ a ）是正確的a. b. 實(shí)用標(biāo)準(zhǔn)文檔大全c. d. 31. 以下四個(gè)系列的 ttl 集成電路，其中功耗最小的為（ d ）a. ct74 b. ct74h c. ct74s d. ct74ls 32. 下列門電路，不屬于基本邏輯門的是（ a ）a. 異或門 b. 與門 c. 或門 d. 非門33 n 個(gè)變量函數(shù)的最小項(xiàng)是 ( c

8、) 。a. n個(gè)變量的積項(xiàng)，它包含全部n 個(gè)變量b. n個(gè)變量的和項(xiàng)，它包含n 個(gè)變量c. 每個(gè)變量都以原、反變量的形式出現(xiàn)，且僅出現(xiàn)一次d. n 個(gè)變量的和項(xiàng)，它不包含全部變量34. 下圖示觸發(fā)器電路的特征方程qn+1 = （ a ）a. b. c. d. t 35. 圖示 rom 陣列邏輯圖，當(dāng)?shù)刂窞閍1a0=10時(shí)，該字單元的內(nèi)容為（ c ）a. 1l10 b. 111 c. 1010 d. 100 36. 譯碼器的邏輯功能是將（d）a:輸入的二進(jìn)制代碼譯成對(duì)應(yīng)輸出的二進(jìn)制代碼b:輸入的高、低電平譯成對(duì)應(yīng)輸出的二進(jìn)制代碼c:輸入的高、低電平譯成對(duì)應(yīng)輸出的高、低電平d:輸入的二進(jìn)制代碼譯成

9、對(duì)應(yīng)輸出的高、低電平37. abbababa_（ a ）a. a b. b c. 1 d.0 38. 由與非門構(gòu)成的基本rs觸發(fā)器兩個(gè)輸入端1,0_rs時(shí)，觸發(fā)器的狀態(tài)為（c ）a.0, 1_qq b.q=1，_q1 c. q=0，_q1 d. q=0，_q0 nnqtqtntqqtnq實(shí)用標(biāo)準(zhǔn)文檔大全27. 下圖所示邏輯圖輸出為“1”時(shí)，輸入變量abcd 取值組合為（ c ）a. 0 b. 101 c. 1110 d. 1111 32. 集電極開路門（oc 門）在使用時(shí)須在（ c ）之間接一電阻. a. 輸出與地 b. 輸出與輸入 c. 輸出與電源 d. 輸入與電源二、填空題1組合電路中的險(xiǎn)

10、象可根據(jù)競(jìng)爭(zhēng)冒險(xiǎn)的原因不同分為靜態(tài)險(xiǎn)象和動(dòng)態(tài)險(xiǎn)象。2數(shù)字邏輯電路一般分為組合邏輯電路和時(shí)序邏輯電路。3 組合邏輯電路的特點(diǎn)是在任何時(shí)刻電路產(chǎn)生的穩(wěn)定輸出信號(hào)僅與該時(shí)刻電路的_輸入信號(hào)有關(guān)。4組合邏輯電路的分析和設(shè)計(jì)所用到的主要工具是真值表，而時(shí)序邏輯電路的分析和設(shè)計(jì)所要用到的工具主要是狀態(tài)表和狀態(tài)圖。5如果決定某一事件發(fā)生的多個(gè)條件中，只要有一個(gè)或一個(gè)以上條件成立，事件便可發(fā)生，則這種因果關(guān)系稱之為或邏輯。6將邏輯函數(shù)表達(dá)式f中所有的“”變成“+”，“ +”變成“”，“0”變成“ 1”，“1”變成“ 0”，原變量變成反變量，反變量變成原變量，則所得到的新的函數(shù)為原函數(shù)f的反函數(shù)，這一規(guī)則稱為反

11、演規(guī)則。7時(shí)序電路一般由組合邏輯、存儲(chǔ)器件和反饋回路三部分組成。8同步時(shí)序電路常用的方法有表格法和代數(shù)法。9判斷一個(gè)電路是否可能產(chǎn)生險(xiǎn)象的方法有代數(shù)法和卡諾圖法。2 兩個(gè)帶符號(hào)的二進(jìn)制的真值n1=-01010 ， n2=+10011， 則 n1原= 101010， n1補(bǔ)= 110110，n1反=-110101 ，n2補(bǔ)= 010011 。3十進(jìn)制正數(shù)n=5493，它的對(duì)10 的補(bǔ)數(shù)為 n10補(bǔ)= 05493 。4邏輯代數(shù)是一種二值代數(shù)系統(tǒng)，即任何邏輯變量的取值只有兩種可能性，取值0或取值 1 。實(shí)用標(biāo)準(zhǔn)文檔大全5描述邏輯函數(shù)的方法常用的方法有：邏輯表達(dá)式、真值表和 卡諾圖三種。6常用的觸發(fā)器

12、有d觸發(fā)器、 jk 觸發(fā)器、 rs 觸發(fā)器和 t 觸發(fā)器。7計(jì)數(shù)器按工作方式可分同步計(jì)數(shù)器和 異步計(jì)數(shù)器 ; 按其進(jìn)位制可分為二進(jìn)制計(jì)數(shù)器、 十進(jìn)制計(jì)數(shù)器 和 任意進(jìn)制計(jì)數(shù)器 ; 按其功能可分為：加法計(jì)數(shù)器，減法計(jì)數(shù)器和加/ 減可逆計(jì)數(shù)器等。8已知 a=110， b=101, 則 a 與 b 相或的結(jié)果為 111 。三、判斷題1判斷兩個(gè)邏輯函數(shù)是否相等，通常有兩種方法，一種是列出輸入變量所有可能的取值的組合；另一種是邏輯代數(shù)的公理，定理和規(guī)則證明（對(duì)）2描述邏輯函數(shù)常用方法有邏輯表達(dá)式、真值表、卡諾圖（錯(cuò)）3如果一個(gè)具有n 個(gè)變量的函數(shù)和項(xiàng)包含全部n 個(gè)變量，每個(gè)變量都以原變量或反變量形式出現(xiàn)

13、，且僅出現(xiàn)一次，則這個(gè)和項(xiàng)稱為最小項(xiàng)（錯(cuò)）42421 碼的 1011，其權(quán)展開式為3（錯(cuò)）5. 加法器是克服了空翻的寄存器 ( 錯(cuò) ) 6. 單向移位寄存器電路中沒有組合邏輯電路 ( 對(duì) ) 7. 觸發(fā)器的輸出是現(xiàn)態(tài)函數(shù). ( 對(duì) ) 8. 邏輯函數(shù)化簡(jiǎn)后的結(jié)果是唯一的. ( 錯(cuò) ) 3如果一個(gè)具有n 個(gè)變量的函數(shù)和項(xiàng)包含全部n 個(gè)變量，每個(gè)變量都以原變量或反變量形式出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)和項(xiàng)稱為最大項(xiàng)（對(duì) ）4已知 f=（a+b）（ a+c 1），則 f=ab+a （c+0）（錯(cuò) ）5(30.7)8421 碼=（9.5 ）10（對(duì) ）7. 鎖存器是克服了空翻的寄存器 ( 對(duì) ) 8. 雙

14、向移位寄存器電路中沒有組合邏輯電路 ( 錯(cuò) ) 11. 一個(gè)集成的二十進(jìn)制優(yōu)先編碼器有1 個(gè)基本的輸出端. ( 錯(cuò) ) 四、 分析題1. 分析如圖1 給定的組合邏輯電路，寫出輸出p1，p2，p3，p4的邏輯表達(dá)式，并寫出輸出f的邏輯表達(dá)式。b a c p1c p4p2p3& & & 1 & a b 實(shí)用標(biāo)準(zhǔn)文檔大全根據(jù)圖可知， p1，p2，p3，p4的邏輯函數(shù)表達(dá)式如下所以輸出f的邏輯表達(dá)式為：2輸入變量中無反變量時(shí)，用與非門實(shí)現(xiàn)下列邏輯函數(shù)f（a，b，c，d）=m （2，3，5， 6）f（a，b，c， d ）=m（2，3，5， 6）通過卡諾圖化簡(jiǎn)，得到給定函數(shù)

15、的最簡(jiǎn)“與或”表達(dá)式：合并上式中頭部相同的“與”項(xiàng)，得到表達(dá)式：選擇替代尾部因子，得到表達(dá)式：用與非門實(shí)現(xiàn)該函數(shù)表達(dá)式的邏輯電路圖如下：3設(shè)計(jì)一個(gè)序列檢測(cè)器，用來檢測(cè)串行二進(jìn)制序列，要求每當(dāng)連續(xù)輸入3 個(gè)（或 3 個(gè)以上）實(shí)用標(biāo)準(zhǔn)文檔大全1 時(shí)，檢測(cè)器輸出為1，否則輸出為0，典典型輸入序列如下：輸入 x： 0 1 1 1 0 1 1 1 1 0 輸出 z： 0 0 0 1 0 0 0 1 1 0 作出原始狀態(tài)圖。解：設(shè)電路的初始狀態(tài)為a，檢測(cè)器接收到第一個(gè)后，用狀態(tài)b標(biāo)記，連續(xù)接收兩個(gè)用c表示，連續(xù)接收 3個(gè)或以上用d表示。4已知描述某組合電路的邏輯函數(shù)表達(dá)式為acbacaf，試判斷該邏輯電路是否可能產(chǎn)生險(xiǎn)象。解：由函數(shù)表達(dá)式可知，變量a和 c均具備競(jìng)爭(zhēng)條件，所以應(yīng)對(duì)這兩個(gè)變量分別進(jìn)行分析。先考察變量a，為此將b和 c的各種取值組合分別代入函數(shù)表達(dá)式中，可得到如下結(jié)果：bc=00 ，bc=01 ，bc=10 ，bc=11 ，由此可見，當(dāng)b=c=1時(shí)， a的變化可能使電路產(chǎn)生險(xiǎn)象。實(shí)用標(biāo)準(zhǔn)文檔大全5. 用 t 觸發(fā)器實(shí)現(xiàn)j-k 觸發(fā)器的功能，并畫出邏輯電路圖。已知 t 觸發(fā)器的次態(tài)方程為：j-k 觸發(fā)器的次態(tài)方程為：將根據(jù)上面兩式來確定t 的邏輯表達(dá)式t=f(j,k,q)根據(jù) j-k 觸發(fā)器的狀態(tài)表和t 觸