ISIS的元件制作和層次原理圖設計ppt課件

1、第8章 Proteus ISIS的元件制造和層次原理圖設計8.1 原理圖元件制造8.2 元件的編輯8.3 利用其他人制造的元件8.4 層次原理圖設計8.5 模塊元器件的設計8.6 網絡表文件的生成8.6.1 網絡的相關概念8.6.2 網絡表的生成8.7 電氣規(guī)那么檢查8.8 元件報表 和大多數(shù)其他電子設計軟件一樣，Proteus 提供了元件制造和層次電路圖設計功能，使讀者可以滿足一些特殊設計的需求，并可以在電路較為復雜時，實現(xiàn)由上而下或由下而上的層次原理圖設計，以使圖紙明晰，可讀性強。8.1 原理圖元件制造原理圖元件制造 在繪制原理圖的過程中，假設遇到原理圖元件庫中找不到的元器件，或是沒有適宜

2、運用的元器件時，需求自行制造原理圖元件。 繪制原理圖元件的根本步驟如下： (1) 翻開Proteus 7 ISIS編輯環(huán)境，新建一個“New Design，系統(tǒng)將去除一切原有的設計數(shù)據(jù)，出現(xiàn)一張空的設計圖紙。 (2) 用二維工具“2D GRAPHICS中的繪制“Device Body，如圖8-1所示。圖8-1 繪制的Device Body (3) 用中的繪制引腳(圖8-2為引腳列表)，其中DEFAULT為普通引腳，INVERT為低電平有效引腳，POSCLK為上升沿有效的時鐘輸入引腳，NEGCLK為下降沿有效的時鐘輸入引腳，SHORT為較短引腳(見圖8-3中的引腳5)，BUS為總線。圖8-3中畫

3、出了各類引腳。 另外，添加引腳形狀下，光標為一個筆頭，當光標移到引腳上方時，光標變成一只小手，可以按下鼠標左鍵對引腳進展挪動，或單擊鼠標右鍵翻開其快捷菜單，如圖8-4所示，對引腳進展一些修正操作，如遷延、編輯屬性、刪除、旋轉、鏡像等。圖8-2 引腳稱號列表圖8-3 各類引腳的外形圖8-4 選中引腳后用右鍵翻開的下拉菜單 圖8-5 制造元件74LS373 (4) 根據(jù)需求修正引腳屬性。例如，以74LS373為例，畫出元件及引腳，如圖8-5所示。各引腳闡明如下： 引腳1為 GND，PIN10； 引腳2為 D0.7； 引腳3為 OE，PIN1； 引腳4為 LE，PIN11； 引腳5為 VCC，PIN

4、20； 引腳6為 Q0.7。圖8-5 制造元件74LS373 先右擊、后左擊引腳1，在出現(xiàn)的對話框中輸入如圖8-6所示的數(shù)據(jù)；對引腳5的操作也是類似的。GND和VCC 需求隱藏，故“Draw body不選。圖8-6 引腳1屬性對話框 最終得到如圖8-12所示的元件。(5) 添加中心點。選擇中的繪制中心點，選擇 “ORIGIN，中心點的位置可恣意放，如圖8-13所示。 圖8-13 添加中心點圖8-12 制造出的元件74LS373 (6) 封狀入庫。先用右鍵選擇整個元件，如圖8-14所示。然后，選擇菜單【Library】【Make Device】，出現(xiàn)如圖8-15所示對話框，并按照圖中內容輸入相應

5、部分。圖8-14 用右鍵選擇整個元件 圖8-15 Make Device對話框單擊圖8-15中的“Next選項，出現(xiàn)選擇PCB封裝的對話框，如圖8-16所示。直接單擊圖8-16中的“Next選項，出現(xiàn)設置元件參數(shù)的對話框，如圖8-17所示。此處需求添加兩個屬性ITFMOD=TTLLS和MODFILE=74XX373.MDF，因此單擊“New，出現(xiàn)如圖8-18所示選擇框，選擇“ITFMOD，并按照圖8-19所示將其缺省值設為TTLLS。圖8-16 選擇PCB封裝對話框 圖8-17 設置元件參數(shù)的對話框 圖8-18 參數(shù)選擇框 圖8-19 ITFMOD參數(shù)設置對話框再單擊圖8-19中的選項“New

6、，選擇“MODFILE參數(shù)，并按照圖8-20將其缺省值設為“74XX373.MDF。接著單擊“Next，出現(xiàn)如圖8-21所示對話框，可以不加以設置。 圖8-20 ITFMOD參數(shù)設置 圖8-21 Device Data Sheet & Help File對話框繼續(xù)單擊“Next，選擇元件存放位置，默許是放在“USERDVC中的左邊是選擇類別，最好本人新建一個，如“MYLIB，如圖8-22所示。圖8-22 選擇元件存放位置對話框這樣，一個元件就制造好了，可以選擇菜單【Library】【Make Manager】翻開庫管理器來管理本人的元件，如圖8-23所示。圖8-23 元件庫管理器8.2

7、 元件的編輯元件的編輯 在用Proteus設計原理圖的過程中，當需求的元件在庫中不能直接找到時，除了可以利用上一節(jié)的內容本人制造原理圖元件外，也可以利用現(xiàn)有元件，在現(xiàn)有元件的根底上進展修正，使其符合我們的需求。 這一節(jié)仍舊以74LS373為例，利用庫中自帶的元件，如圖8-24所示，將其修正成如圖8-25所示的“.bus接口的元件。 圖8-24 庫中自帶的74LS373 圖8-25 修正成.bus的74LS373 (1) 在Proteus 7 ISIS原理圖編輯環(huán)境下，添加元件74LS373，如圖8-24所示。 (2) 選中74LS373，再單擊工具欄中的，出現(xiàn)如圖8-26所示畫面，于是此元件處

8、于可修正形狀下。 (3) 對元件的各部分進展修正。先把 Q0至Q7 、D0至D7的管腳刪掉，添加 上BUS方式的引腳，詳細方法見上節(jié)相關引見。 再選中芯片的外形，修正其大小，然后將其他引腳進展相應的挪動后，效果如圖8-27所示。圖8-26 元件處于可修正形狀下 圖8-27 元件修正后效果 (4) 重新“Make Device。拖選整個元件，選擇菜單【Library】【Make Device】，出現(xiàn)如圖8-28所示對話框。 在圖8-28所示對話框中將“74LS373改為“74LS373.bus，其他不變，然后單擊“Next選項，出現(xiàn)如圖8-29所示選擇封裝對話框。圖8-28 Make Devic

9、e對話框 圖8-29 選擇封裝對話框圖8-30 MODFILE屬性修正對話框圖8-31 選擇對應Data Sheet的對 話框 圖8-31所示對話框為選擇對應Data Sheet的對話框，可以不用修正。接著仍舊單擊“Next，出現(xiàn)如圖8-32所示對話框。這個最好進展修正，第一個“Device Category參數(shù)可改為“74LS BUS。詳細方法是先單擊“New，然后輸入“74LS BUS即可。第二個參數(shù)不變。修正后如圖8-33所示。 圖8-32 修正元件所屬類別對話框 圖8-33 元件所屬類別改為“74LS BUS到此，一個元件就修正好了，可以選擇菜單【Library】【Make Manag

10、er】開元件庫管理器來管理本人的元件，如圖8-34所示。圖8-34 元件庫管理器也可以裝載圖8-35 拾取元件窗口本人修正的元件，如圖8-35所示。圖8-35 拾取元件窗口8.3 利用其他人制造的元件利用其他人制造的元件 有時我們會從網上或他人那里得到一些仿真模型，提供者普通會給出三樣東西：模型文件(普通為“.dll文件)、例子和庫文件。我們需求做的任務是先把“.dll文件拷貝到Proteus安裝目錄下的MODELS文件夾里，這樣附帶的例子就可運轉了。假設還附帶有庫文件的話，就可以把“.lib文件拷貝到Proteus安裝目錄下的LIBRARY文件夾里，以豐富本人的庫。這時，可以從Proteus

11、的庫管理器中看到該庫文件。假設沒有附帶庫文件，就需求自行把仿真文件中的一些元件添加到本人的庫里面，這樣就可以在今后的設計中利用其他人制造的一些元件了，添加的詳細方法如下。(1) 首先把“.dll文件拷貝到Proteus安裝目錄下的MODELS文件夾里。(2) 運轉“.DSN。這里隨意運轉一個例子PIC12ADC.DSN，如圖8-36所示。圖8-36 例子PIC12ADC.DSN(3) 運轉【Library】【Compile to library】菜單項，出現(xiàn)如圖8-37所示對話框，單擊“OK按鈕，這樣原理圖中一切元件將被添加到庫USERDVC.LIB中。圖8-37 將元件添參與庫的對話框(4)

12、 我們可以到庫管理器中把不需求的元件刪除。運轉菜單【Library】【Library Manager】項，出現(xiàn)如圖8-38所示的庫管理器對話框。圖8-38 元件庫管理器8.4 層次原理圖設計層次原理圖設計 和支持通常的多圖紙設計過程一樣，ISIS支持層次設計。對于一個較大、較復雜的電路圖，不能夠一次完成，也不能夠將這個電路圖畫在一張圖紙上，更不能夠由一個人單獨來完成。利用層次電路圖可以大大提高設計速度，也就是將這種復雜的電路圖根據(jù)功能劃分為幾個模塊，由不同的人員來分別完成各個模塊，做到多層次并行設計。 本節(jié)將經過一個詳細的例子(如圖8-39所示)來引見層次電路圖的根本概念和繪制層次原理圖的步驟

13、與技巧。MASTER#RSFFRSQQ123U2:A74LS00456U2:B74LS00SLAVE#RSFFRSQQ121312U3:A74LS103456U3:B74LS10JKQQ1110U1:E74LS04CLK圖8-39是一個層次電路，其中MASTER和SLAVE為子電路，子電路的詳細電路圖如圖8-40所示。v圖8-39 層次電路設計例圖層次電路設計的詳細步驟如下。 1. 創(chuàng)建子電路 下面首先運用子電路工具建立層次圖。 (1) 單擊工具欄中的子電路工具，并在編輯窗口拖動，拖出子電路模塊，如圖8-41所示。從對象選擇器中選擇適宜的輸入、輸出端口，放置在子電路圖的左側和右側。端口用來銜接

14、子圖和主圖。普通輸入端口放在電路圖模塊的左側，而輸出端口放在右側，如圖8-42所示。 圖8-41 子電路圖模塊 圖8-42 添加子電路圖端口 (2) 直接運用端口編輯對話框編輯端口稱號，也可運用菜單命令【Tools】【Property Assignment Tool】編輯端口及子圖框的稱號。端口的稱號必需與子電路的邏輯終端稱號一致。 例如，將光標放在端口上單擊右鍵，在彈出的快捷菜單中選擇“Edit Properties，然后輸入端口稱號即可，如圖8-43所示。本電路輸入端口分別是、，輸出端口是Q、。圖8-43 編輯端口稱號的下拉菜單及參數(shù)輸入窗口 同樣，光標放在“SUB?上，點右鍵，選擇“Ed

15、it Label，輸入子電路稱號，如圖8-44所示?；蛘哌x中整個子電路模塊，點右鍵，選擇“Edit Properties，如圖8-45及圖8-46所示，子圖框的“Name輸入“MASTER(實體稱號)，“Circuit設置為“#RSFF(電路稱號)。多個子電路可以具有同樣的“Circuit(電路稱號)，如“#RSFF，但是在同一個圖頁，每個子電路必需有獨一的子圖框稱號Name，如“MASTER和“SLAVE。 圖8-44 子電路圖稱號編輯窗口 圖8-45 子電路模塊對 這時，子電路圖模塊如圖8-47所示。注：需求輸入時，只需輸入“$R即可。 圖8-46 子電路圖框的編輯對話框 圖8-47 子電

16、路圖模塊 圖8-46 子電路圖框的編輯對話框 圖8-47 子電路圖模塊 (3) 將光標放置在子圖上，點右鍵，并選擇菜單命令“Goto Child Sheet(默許組合鍵為“Ctrl+C)，這時ISIS加載一空白的子圖頁，如圖8-48所示。圖8-48 加載空白的子圖頁 (4) 編輯子電路。首先，在Proteus ISIS編輯環(huán)境中，輸入圖8-40的原理圖。然后，單擊工具箱中的按鈕，那么相應的在操作界面的對象選擇器列出所包含的工程，如圖8-49所示?？筛鶕?jù)需求選擇相應對象。 需求電源時，選中對象編輯器中的“POWER，那么在預覽窗口中出現(xiàn)電源信號的圖標，在原理圖中單擊，可在原理圖中添加電源符號，選

17、中電源信號符號，拖到適宜的位置，并將接地信號銜接到電路。也可選中電源符號單擊，進入電源編輯對話框，在“String欄中分別輸入+15V、-15V，然后單擊“OK按鈕，完成電源的放置。 輸入/輸出終端是必需放置的。選中對象編輯器中的“INPUT/OUTPUT，那么在預覽窗口出現(xiàn)輸入/輸出端口的圖標，在原理圖中單擊，那么可在原理圖中添加輸入/輸出端口，選中輸入/輸出端口符號，拖到適宜的位置，并將輸入/輸出端口銜接到電路。單擊輸入/輸出端口符號，進入編輯對話框，在“String欄中分別輸入輸入/輸出端口稱號，然后單擊“OK按鈕，完成端口的放置，如圖8-40所示。 留意：這里的端口稱號必需與子電路框圖

18、中一致。 (5) 子電路編輯完后，選擇菜單命令【Design】【Goto Sheet】，這時出現(xiàn)如圖8-50所示對話框，選擇“Root sheet1，然后單擊“OK按鈕，即使ISIS回到主設計圖頁。 需求前往主設計頁也可以在子圖頁空白處單擊右鍵，選擇“Exit to Parent Sheet選項。 圖8-49 對象選擇器中內容 圖8-50 “Goto Sheet對話框(6) 單擊子電路圖框，進入子電路編輯對話框，可對子電路屬性進展編輯。如圖8-46所示，可在“Properties中輸入以下內容：U26=74LS00 以此定義子電路圖中所運用元件為74LS00。 (7) 單擊“OK，完成該對子電

19、路的編輯，同時實現(xiàn)了電路的層次化。 層次電路圖8-39中另一子電路是SLAVE，其編輯方法同MASTER。 實踐上，這里兩個子電路是一樣的，其電路稱號(Circuit)仍舊是“#RSFF，子圖框稱號(Name)為“SLAVE，所以可以采用復制的方法得到子電路SLAVE。詳細操作是：先選中 MASTER子模塊，然后選擇Block Copy工具進展塊復制，如圖8-51所示，之后點右鍵退出，對復制的子電路模塊進展屬性修正，其電路稱號Circuit堅持為“#RSFF不變，子圖框稱號Name改為“SLAVE即可。圖8-51 塊的復制 假設新建子電路模塊(照實體名為“NEW，電路名為“XX)只需部分和前一

20、子電路(如MASTER)內容一樣時，可以采用以下方法進展創(chuàng)建。 (1) 單擊工具箱中“Sub-circuit按鈕，并在編輯窗口拖動，拖出子電路模塊。 (2) 從對象選擇器中選擇適宜的輸入/輸出端口，放置在子電路模塊的左右兩側。 (3) 選中端口，直接編輯或運用“Property Assignment Tool對話框編輯端口稱號。 (4) 選中子圖模塊編輯子圖模塊，并設置實體名(Name)為“NEW，電路稱號(Circuit)為“XX。 (5) 將光標放在子圖，點右鍵，選擇“Goto Child Sheet菜單項，ISIS將加載一個新的空白子圖頁。 (6) 在空白頁中編輯電路，詳細方法如下： 在

21、子圖中單擊右鍵，選擇“Exit to Parent Sheet菜單項，ISIS回到主設計圖頁； 將光標放在子圖模塊“MASTER上，點右鍵，選擇“Goto Child Sheet，進入“MASTER子圖； 拖動鼠標，選取需求進展復制的電路部分，單擊工具欄中復制按鈕，將圖復制到剪切板； 在子圖中單擊右鍵，選擇“Exit to Parent Sheet菜單項，回到主設計頁； 將光標放在子圖模塊“NEW上，點右鍵，選取“Goto Child Sheet，翻開“NEW子圖； 單擊工具欄中粘貼按鈕，那么可將剪切板上的圖粘貼至子圖“NEW中，粘貼后的子電路中元器件的標識需求重新進展排布，否那么和“MAST

22、ER中的元件標識發(fā)生反復，詳細方法如下： 選擇【Tools】【Global Annotator】菜單項，如圖8-52所示，翻開全局標注器對話框，如圖8-53所示。其中，“Scope“為標注范圍，系統(tǒng)提供了兩種標注范圍，即“Whole Design(整個設計)和“Current Sheet(當前電路)；“Mode為標注方式，系統(tǒng)提供了兩種方式，即“Total(綜合式)和“Incremental(增量式)。這里可以選擇“Whole Design和“Total，然后單擊“OK，系統(tǒng)自動完成標注子電路。 接著完成“New中除復制部分以外的電路； 編輯完“New中全部電路之后，在“NEW子圖中單擊右鍵，

23、選擇“Exit to Parent Sheet，回到主設計頁； (7) 單擊子電路模塊，進入子電路編輯對話框，可在“Properties中添加子電路屬性，然后單擊“OK按鈕，完成對此子電路的編輯任務。 2. 將創(chuàng)建好的子電路放到主電路中適宜的位置 按照圖8-39銜接電路，完成層次電路的設計 圖8-52 選擇ToolsGlobal Annotator 圖8-53 全局標注器對話框8.5 模塊元器件的設計模塊元器件的設計在電路原理圖的設計過程中，為簡化電路的設計，加強電路的層次性，經常用到模塊元器件。模塊元器件是一個特殊的元件，可以定義為經過電路圖表示的模塊，可以恣意設定層次，由相對較復雜的電路組

24、成。下面我們也經過一個實例來引見其創(chuàng)建的方法，詳細步驟如下。 (1) 新建ISIS設計文檔。 (2) 單擊工具欄中的“2D graphics box按鈕，那么在對象選擇器中列出各種不同種類標注，選擇“COMPONENT選項，并在編輯窗口拖動，畫出元器件外形。 (3) 單擊“Device pin按鈕，在此方式下，對象選擇器出現(xiàn)各種引腳。選擇“DEFAULT項，并在編輯窗口單擊，將引腳放置到電路圖中適當?shù)奈恢?，如圖8-54所示。 (4) 光標放在引腳上單擊右鍵，選中“Edit Properties(“Ctrl+E)，翻開引腳屬性對話框，如圖8-55所示，其包括以下可設置內容： 圖8-54 新建元器

25、件模型 圖8-55 引腳屬性對話框Pin Name 引腳稱號。Default Pin Number 默許引腳編號。Draw body 能否顯示引腳。Draw name 能否顯示引腳稱號。Rotate Pin Name 能否旋轉引腳稱號。Draw number 能否顯示引腳編號。Rotate Pin Number 能否旋轉引腳編號。Electrical Type 引腳電氣類型。 這里，系統(tǒng)提供了8種引腳類型，分別為PS- Passive(無源器件引腳)、IP-Input(模擬或數(shù)字元器件的輸入引腳)、OP-Output(模擬或數(shù)字元器件的輸出引腳)、IO-Bidirection(微處置器或RAM

26、數(shù)據(jù)線引腳)、TS-Tristate(ROM的輸出引腳)、PU-Pull Up(發(fā)射極/源極的開路輸出)、PD-Pull Down(集電極/漏極的開路輸出)和PP-Power Pin(電源/地引腳)。本電路中三個引腳可設置為如表8-1所示的類型。設置完成后，單擊“OK按鈕，完成引腳設置。 (5) 光標放在圖塊上，單擊右鍵，選中“Edit Properties(“Ctrl+E)翻開屬性對話框，如圖8-56所示，在此可設置圖塊的線性、填充色等，也可采用默許設置，直接選擇“Cancel即可。圖8-56 圖塊屬性編輯對話框 (6) 單擊工具箱中的“2D graphics text按鈕，那么在對象選擇器

27、中列出各種不同標注，選擇“COMPONENT選項，并在圖塊中單擊，進入“Edit 2D Graphics Text對話框，如圖8-57所示。在“String中輸入“VCO，并根據(jù)要求設置字體格式和位置等，然后單擊“OK確認退出。 (7) 單擊工具箱中的“2D graphics text按鈕，選擇“PIN選項，同上，編輯引腳文本，得到的模塊如圖8-58所示。圖8-57 Edit 2D Graphics Text對話框圖8-58 編輯后的模塊 (8) 拖動鼠標選中模塊，翻開【Library 】【Make Device】菜單項，出現(xiàn)“Make Device對話框，如圖8-59所示。在“Device

28、Name中輸入“VCO，在“Reference Prefix中輸入“U，在“External Module中輸入“VCO，然后單擊“Next。 圖8-59 Make Device對話框 (9) 不斷單擊“Next，直至進入如圖8-60所示的對話框。 (10) 單擊第一個“New按鈕，翻開一個新建目錄對話框，如圖8-61所示，輸入“USE，作為新建目錄的稱號，然后單擊“OK完成。這時，在拾取元件窗口內(“Device Category列表框中)即出現(xiàn)“USE。 圖8-60 Make Device對話框 圖8-61 新建目錄對話框 至此完成該模塊元器件的創(chuàng)建， 但此模塊元器件的內容還是空的，下面繼

29、續(xù)引見怎樣建立它的層次構造。 (1) 單擊工具箱中的“Component按鈕。 (2) 選擇【Library 】【Pick Device/Symbol】菜單項，翻開拾取元件對話框，或者直接單擊對象選擇器上方的“P按鈕。 (3) 在關鍵字區(qū)域輸入“VCO，那么會列出相應元件。選擇“VCO，單擊“OK按鈕，即可將“VCO添加到設計文檔。 (4) 在對象選擇器中選擇“VCO，并在編輯區(qū)單擊鼠標，那么可把“VCO元件放置于設計文檔。 (5) 光標放在元件上，單擊右鍵，從彈出的快捷菜單中選擇“Edit Properties，進入元器件編輯對話框，如圖8-62所示。在“Component Referenc

30、e文本框中輸入“VCO1，“Component Value文本框中輸入“VCO，并選中“Attach hierarchy module復選框，確保元器件參考號和元器件值適宜電路實體名和電路名。 (6) 設置完成后，單擊“OK按鈕，終了編輯。 (7) 將光標放在模塊元件上，單擊右鍵，選擇“Goto Child Sheet，ISIS將會加載一個空白頁。圖8-62 元件編輯對話框 (8) 在此空白頁中編輯如圖8-63所示電路，電路元器件列表見表8-2所示，添加電路的根本步驟如下。VS1VALUE=/G12.0*3.141592+-C11FAVS1VALUE=2.5*(1+SIN(V(A,B)*)R1

31、1C210pFAD1ADCVTL=2VHL=3VTH=4VHH=3D1DIODED2DIODEOP圖8-63 模塊元件內部電路 首先放置輸入/輸出端。單擊工具箱中的“Inter-sheet Terminal按鈕，在對象選擇器中列出所包含工程，分別選中“INPUT和“OUTPUT，那么在預覽窗口出現(xiàn)輸入/輸出端口的圖標，在原理圖中單擊，即可在圖中添加兩個輸入端口和一個輸出端口，拖動并放置到適宜的位置。選中輸入/輸出端口符號單擊，進入端口屬性編輯對話框，分別將輸入端口定義為“+和“-，輸出端口定義為“OP，單擊“OK，完成對端口的編輯。 按照圖8-63和表8-2添加元器件，并連線。 對電路進展編輯

32、。n光標放在“AD1上，單擊鼠標右鍵，從彈出的快捷菜單中選擇“Edit Properties(“Ctrl+E)，進入元器件編輯對話框，如圖8-64所示。圖8-64 AD1元件屬性編輯對話框 在“Other Properties文本框中輸入以下信息： VTL=2 VHL=3 VTH=4 VHH=3 光標放在“AVS1上，單擊鼠標右鍵，從彈出的快捷菜單中選擇“Edit Properties(Ctrl+E)，進入元器件編輯對話框，在“Other Properties文本框中輸入“VALUE=2.5*(1+SIN(V(A,B)*)。 光標放在“VS1上，單擊鼠標右鍵，從彈出的快捷菜單中選擇“Edit

33、Properties(Ctrl+E)，進入元器件編輯對話框，在“Other Properties文本框中輸入“VALUE=/。 在編輯頁的空白處點右鍵，選擇“Exit to Parent Sheet，回到主設計頁。 選中模塊元器件，進入元器件屬性編輯對話框，如圖8-65所示。在“All Properties中輸入以下信息： FMIN=750 GAIN=50 定義子電路中頻率和增益的取值。 單擊“OK，完成對子電路的編輯。 當需求運用此子電路時，將其放在適宜的位置進展連線和編輯即可。圖8-65 模塊元器件屬性編輯對話框8.6 網絡表文件的生成網絡表文件的生成 無論是簡單的原理圖還是層次原理圖都包

34、括兩類信息，即圖形和電氣連線。生成網絡表的過程就是提取電氣數(shù)據(jù)并用一種其他CAD程序可以運用的格式表示這些數(shù)據(jù)。但是，大多數(shù)供應商都是自成系統(tǒng)，所以網絡表文件并沒有一致的規(guī)范。在這種情況下，Proteus運用本人的文件格式，稱為“SDF(Schematic Description Formation)，它設計緊湊，可讀性好，非常容易處置，同時也是一種開放的文件格式。8.6.1 網絡的相關概念網絡的相關概念 所謂一個網絡(net)就是彼此銜接在一同的一組引腳。ISIS中的引腳由它所在元件的銜接關系來定義，包括電氣接口類型、引腳名或引腳號。網絡可以被命名，網絡表編譯器的一個作用就是合并一切同名的網

35、絡，各組引腳的銜接關系不一定需求用連線來表示，假設一個元件或幾個元件的幾個引腳同名，這些引腳會被以為在內部是互連的，這對于防止在一頁上有過多交叉連線是非常有用的，同時這也為多頁設計當中確定銜接關系提供了方便。 以下兩種命名方式會被以為是一個網絡：同一個線標號銜接到一個網絡和同一個邏輯終端銜接到一個網絡。假設以上情況運用了不同的名字，網絡將呈現(xiàn)一切的名字，而且合并任何一個與這些名字一樣的其他網絡。最終的SDF文件將選擇其中一個作為網絡名。網絡名按優(yōu)先級遞減順序陳列為 電源線和隱藏電源引腳 Power Rails & Hidden Power Pins； 雙向終端 Bi-Direction

36、al Terminals； 輸出終端 Output Terminals； 輸入終端 Input Terminals； 普通終端 Generic Terminals； 總線單元和線標號 Bus Entries & Wire Labels。 作為特殊情況，未命名的電源終端被以為是VCC，未命名的地終端被以為是GND。 網絡名可以包含文字和數(shù)字符號、減號()、下劃線(_)，還可以用空格、感慨號(!)和星號(*)，其中感慨號(!)和星號(*)具有特殊意義(后面將要提到)。另外，網絡名對英文字母的大小寫是有區(qū)別的。 元件庫中的許多芯片都有隱藏的電源引腳。網絡表生成器遇到這種情況將創(chuàng)建一個新的網絡

37、，并把隱藏引腳的名字分配給它。例如，一個7400將生成兩個網絡，14引腳VCC和7引腳GND。由于一切同名網絡都會被合并，所以一切同名引腳會被連到一同。在一些設計中，特別當CMOS和TTL邏輯混合時，用戶需求將兩組隱藏的電源引腳銜接在一同，比如VCC和VDD、GND和VSS。這可以經過放置兩個Generic Terminal，然后連線它們，如圖8-66所示，并用合并的網絡名標識它們。例如PSU(Power Supply Unit)電路的輸出端，經常要銜接好幾個終端。 圖8-66 兩組隱藏的電源引腳銜接在一同的方法VI1VO3GND2U17805GNDVSSVCCVDD 有些時候需求讓隱藏的電源

38、引腳連到不同的網絡，這可以經過給帶有隱藏電源引腳的元件添加用戶名屬性來實現(xiàn)。例如7404，當設置屬性VCCVCC1，將強迫引腳14銜接到VCC1。留意，在多元素元件(復合元件)中，比如7404，必需為一切的子元件添加這個屬性。操作的詳細方法是，將光標放在元件上單擊右鍵，選擇“Edit Properties(如圖8-67所示)，翻開圖8-68中的“Edit Component對話框，經過單擊“Edit Component對話框上的“Hidden Pin按鈕可以看到和編輯分配到元件的隱藏引腳的名字，如圖8-68上面的小窗口所示。 在層次電路的設計中，假設需求在一個子頁上做一個直連到另一頁(Root

39、或者Child)的銜接，全局網絡是非常有用的。圖8-67 右鍵屬性窗口 圖8-68 Edit Component對話框 通常，用VSM調試一個設計時會有這種要求。ISIS網絡中的感慨號(！)作為全局網絡的一個標識。例如，標有“！CLK的終端將被以為銜接到其他一切標有“！CLK的終端上，也銜接到根頁面(主設計圖)上僅標有CLK的終端上。但對電源網絡，卻不需求這樣做，除非沒有在【Design】【Edit Design Properties】對話框上取消“Global Power Nets？選項。另外，未命名的電源和地實踐上被以為是“！VCC和“！GND，所以也是全局的。 銜接復合元件的內部子件(I

40、nter-Element Connections for Multi-Element Parts)用來處置VSM模塊創(chuàng)建時的不確定性。例如一個雙路OP放大器1458(如圖8-69所示)，很明顯，這個模塊是由兩個子件組成的復合元件，它們共用電源銜接。假設1458只在OPAMP A上畫有電源引腳，怎樣確定OPAMP B的電源銜接呢? 可以經過在A子件上加一個網絡名為“*V+的終端，來確定銜接到同一個母元件的一切子件的對應網絡上，也就是說，實現(xiàn)方法是經過把星號(*)作為前導符號。 ISIS支持總線引腳和總線引腳之間的連線。通常情況下，直接劃線操作即可，但在較復雜的情況下就必需留意ISIS的處置方法。

41、在網絡表編輯器中，一切的總線單元(引腳、終端和模塊端口)都被分配一個總線范圍。這要按照一定基準和寬度來執(zhí)行，例如，總線 D0.7的基準為0，寬度為8。ISIS總線銜接的根本原理是總線上一切單元(除了結點處由總線標號)都按照基準對齊來銜接。例如，兩個總線引腳 D0.3和Q4.7銜接，假設沒有特定的標號，那么D0連到Q4，D3連到Q7，以此類推。即使被銜接的總線引腳是同一總線的不同段，基準原那么依然適用。不過為了使原理圖明晰易讀，用戶普通都用總線標號進展標注，如圖8-70所示。 1 2 3 4 5 6 7 8 - - + + A B 圖8-69 雙路OP放大器1458圖8-70 總線引腳和總線引腳

42、之間的銜接 基準對齊原那么獨一的例外情況是，在一個總線結點處聚集了幾個總線段。這種情況下，總線段(Bus Section)以Like bit原那么來組合。如圖8-71所示的例子顯示了一些總線引腳如何用總線標號來表示交叉銜接的。X0.7X0.3X4.7D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.7Q0.7BB2BUSBOX8 圖8-71 總線引腳的交叉銜接 在這個例子中，Q0連到D4，Q1連到D5，Q4連到D0，Q5連到D1，以此類推。需求強調的是，總線標號選擇與總線引腳名是完全沒有關聯(lián)的。再次強調，基準對齊原那么除了總線標號處以外，適用一切的情況。所以Q0.3和X4.7之間的銜接

43、關系是Q0連到X4，Q1連到X5，等等。 總線銜接也可以像普通連線一樣，不運用實踐連線而經過運用總線標號和總線終端來實現(xiàn)，如圖8-72所示。 假設省略了總線終端或標號范圍，那么運用所銜接的總線段的范圍?？偩€范圍按如下規(guī)那么確定。D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.3D4.7Q0.3Q4.7BB2BUSBOX4X0.3X4.7X0.3X4.7圖8-72 運用總線標號和總線終端銜接總線 假設在總線段中有總線標號，這些標號將以Like bit原那么組合。比如，某個結點上有X0.3和X4.7，將在該點上創(chuàng)建X0.7總線，假設有X4.7和X8.11，那么創(chuàng)建X4.11。 假設總線段

44、上沒有總線標號，那么以為基準是0(由于引腳總是按基準對齊的)，寬度是最寬的引腳。思索如圖8-73所示的省略了總線標號范圍的銜接 D0.3D4.7Q0.3Q4.7BB1BUSBOX4D0.3D4.7Q0.3Q4.7BB2BUSBOX4XXXX圖8-73 省略了總線標號范圍的銜接 由于終端X的范圍總是X0.3，所以圖8-73實踐上是將4條總線引腳連在一個4位總線上，而不是在Q與D之間創(chuàng)建8位總線。 留意：沒有銜接到總線引腳或者不帶有總線范圍標號或終端的總線段在ISIS中是不允許的，由于ISIS不能確定其內部銜接的獨立位的名字和編號。應該如圖8-74所示這樣運用。 有些情況下，需求把一個大的總線拆分

45、成幾個小總線，如圖8-75所示，這里BUSBOX8的8位輸出Q0.7被分成2個4位總線連到4_bit_wotsit子電路模塊。在X4.7到D0.3的銜接運用了基準對齊原那么，可得到正確結果。標號X0.7在這個例子中實踐上是多余的，但不會影響正確性。 X0.7Y0.7圖8-74 正確的運用方法 X0.3X4.7X0.7D0.7Q0.7BB1BUSBOX8D0.3M14_bit_wotsitD0.3M24_bit_wotsit 圖8-75 總線的拆分 綜上所述，牢記以下兩點：一是基準對齊原那么，除非是總線標號在一個總線結點處被合并；二是僅在簡單設計中運用沒有范圍的總線終端標號，沒有標號的總線終端或

46、模塊端口將采用0基準。 8.6.2 網絡表的生成網絡表的生成 選擇【選擇【Tools】【Netlist Complier】菜】菜單項可以彈出一個對話框，如圖單項可以彈出一個對話框，如圖8-76所示。所示。在該對話框中可設置要生成的網絡表的輸出在該對話框中可設置要生成的網絡表的輸出方式、方式、范圍、深度及格式。大多數(shù)情方式、方式、范圍、深度及格式。大多數(shù)情況，缺省設置就可以了。單擊況，缺省設置就可以了。單擊“OK，就會，就會為設計中的一切頁生成一個平面的物理銜接為設計中的一切頁生成一個平面的物理銜接的網絡表，如圖的網絡表，如圖8-77所示。所示。n圖8-76 Netlist Complier對話

47、框 圖8-77 Netlist網絡表圖8-76 Netlist Complier對話框 圖8-77 Netlist網絡表 圖8-76中各種控制功能引見如下。 Output：此項為網絡表輸出方式選擇項。如圖8-76選中“Viewer選項時，輸出網絡表如圖8-77所示，可以進一步單擊“Save As將其保管為“.TXT文本文件；假設選中“File(s)項，并且“Format項選中“SDF時，那么可以輸出一個“.SDF格式文件。 Mode：此項為網絡表輸出方式選擇項，包括物理網絡和邏輯網絡兩種方式。邏輯網絡包括引腳名，而物理網絡包括引腳號。主要有用的是物理網絡，像復合元件(如7400)的各個子件在外

48、觀上被組合到一同(例如作為U1)，而在邏輯網絡表中它們仍分別表達，如U1：A、U1：B、U1：C、U1：D。邏輯網絡表主要用于仿真，而物理網絡表用于PCB設計。傳輸方式在ISIS中僅用于專業(yè)運用中，有專門的文檔闡明。 Scope：此項為范圍選擇項，生成網絡表的缺省范圍是整個設計，即“Whole Design選項。而“Current Sheet選項僅生成當前已加載頁面的網絡表，這通常用于想要從子頁中提取網絡表的情況，例如要做一個“子卡，在ARES中進展布線時這個子卡要單獨設計，但它依然是整個設計的一部分，依然需求仿真。 Depth：此項為網絡表輸出深度選擇項。Depth的缺省方式是“Flatte

49、n，這時，帶子頁的對象將被它們的實現(xiàn)電路所替代。假設沒有選中“Flatten選項，這種替代就不會發(fā)生，而且這種帶子頁的對象會出如今元件列表和網絡表中。 Format：此選項是和“Output選項配合運用的，當“Output選項選中“File(s)之后，ISIS可以生成許多種格式的網絡表。SDF是“Labcenter的格式，其他格式那么用于和第三方軟件的接口，所以該選項普通選為“SDF。 當生成網絡表時，能夠發(fā)生各種錯誤，最常見的就是兩個元件重名。不論發(fā)生什么樣的錯誤，都會彈出一個文本來顯示它，用戶可以根據(jù)提示進展修正。8.7 電氣規(guī)那么檢查電氣規(guī)那么檢查 對設計完成之后的電路仍舊需求進展電氣規(guī)

50、那么的檢查，詳細操作是先選擇【Tools】【Electrical Rule Check】菜單項，出現(xiàn)電氣規(guī)那么檢查報告，如圖8-78所示。在此報告中提示網絡表曾經生成，沒有發(fā)現(xiàn)電氣錯誤，用戶可以進展下一步操作。圖8-78 電氣規(guī)那么檢查報告8.8 元元 件件 報報 表表 原理圖設計完成之后可以將其存盤保管，同時，也可以生成相關報表文件。詳細操作如下。 選擇【Tools】【Bill of Materials】菜單項，出現(xiàn)如圖8-79所示下拉列表，有四種方式的報表文件可供選擇，可根據(jù)需求分別生成如圖8-80圖8-83所示的報表文件。圖8-79 Bill of Materials菜單項 圖8-80

51、HTML Output選項對應輸出報表圖8-81 ASC Output選項對應輸出報表 圖8-82 Compact CSV Output選項對應輸出報表圖8-83 Full CSV Output選項對應輸出報表 至此，本章經過實例引見了原理圖元件的制造、編輯，怎樣運用從他人那里得到的元件，詳細講述了層次電路的設計方法，給出了網絡的概念和網絡表的生成方法，同時也簡要引見了報表文件的生成方式等，為設計較復雜電路提供協(xié)助，也為制造印刷電路板打下根底。YmVjSgOdLaI6F3C0y)v%s#pXlUiRfNcK8H5E2A+x(u$rZnWkThPeMbJ7G4C1z-w&t!qYmVjR

52、gOdL9I6F3B0y(v%s#oXlUiQfNbK8H5D2A+x*u$rZnWkShPeMaJ7G4C1z)w&t!pYmVjRgOcL9I6E3B0y(v%r#oXlTiQfNbK8G5D2A-x*u$qZnVkShPdMaJ7F4C0z)w&s!pYmUjRfOcL9H6E3B+y(v%r#oWlTiQeNbK8G5D1A-x*t$qZnVkSgPdMaI7F4C0z)v&s!pXmUjRfOcK9H6E2B+y(u%rZoWlThQeNbJ8G4D1A-w*t$qYnVkSgPdLaI7F3C0z)v&s#pXmUiRfOcK9H5E2B+x(u%r

53、ZoWkThQeMbJ8G4D1z-w*t!qYnVjSgOdLaI6F3C0y)v%s#pXlUiRfNcK8H5E2A+x(u$rZoWkThPeMbJ7G4D1z-w&t!qYmVjSgOdL9I6F3B0y)v%s#oXlUiQfNcK8H5D2A+x*u$rZnWkShPeMaJ7G4C1z)w&t!pYmVjRgOdL9I6E3B0y(v%s#oXlTiQfNbK8H5D2A-x*u$qZnWkShPdMaJ7F4C1z)w&s!pYmUjRgOcL9H6E3B+y(v%r#oWlTiQeNbK8G5D2A-x*t$qZnVkShPdMaI7F4C0z)w&

54、amp;s!pXmUjRfOcL9H6E2B+y(u%r#oWlThQeNbJ8G5D1A-w*t$qYnVkSgPdLaI7F3C0z)v&s#pXmUiRfOcK9H6E2B+x(u%rZoWlThQeMbJ8G4D1A-w*t!qYnVjSgPdLaI6F3C0y)v&s#pXlUiRfNcK9H5E2A+x(u$rZoWkThPeMbJ7G4D1z-w*t!qYmVjSgOdLaI6F3B0y)v%s#pXlUiQfNcK8H5E2A+x*u$rZnWkThPeMaJ7G4C1z-w&t!pYmVjRgOdL9I6E3B0y(v%s#oXlUiQfNbK8H5D

55、2A+x*u$qZnWkShPeMaJ7F4C1z)w&t!pYmUjRgOcL9I6E3B+y(v%r#oXlTiQeNbK8G5D2A-x*t$qZnVkShPdMaI7F4C0z)w&s!pYmUjRfOcL9H6E3B+y(u%r#oWlTiQeNbJ8G5D1A-x*t$qYnVkSgPdMaI7F3C0z)v&s!pXmUiRfOcK9H6E2B+x(u%rZoWlThQeNbJ8G4D1A-w*t$qYnVjSgPdLaI7F3C0y)v&s#pXmUiRfNcK9H5E2B+x(u$rZoWkThQeMbJ7G4D1z-w*t!qYmVj-w&a

56、mp;t!qYmVjSgOdLaI6F3B0y)v%s#pXlUiQfNcK8H5E2A+x*u$rZnWkThPeMaJ7G4C1z-w&t!pYmVjRgOdL9I6E3B0y(v%s#oXlTiQfNbK8H5D2A-x*u$qZnWkShPeMaJ7F4C1z)w&t!pYmUjRgOcL9I6E3B+y(v%r#oXlTiQeNbK8G5D2A-x*t$qZnVkShPdMaI7F4C0z)w&s!pXmUjRfOcL9H6E3B+y(u%r#oWlTiQeNbJ8G5D1A-x*t$qYnVkSgPdMaI7F3C0z)v&s!pXmUiRfOcK9

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