同步緩沖器(FIFO)的設(shè)計(jì)與實(shí)現(xiàn)

1、同步緩沖器(FIFO的設(shè)計(jì)與實(shí)現(xiàn)姓名:劉鑫學(xué)號(hào):012004022102班級(jí):2004級(jí)測(cè)控1班院系:控制系專業(yè):測(cè)控技術(shù)與儀器同組人姓名:鄭重常敏嘉(說(shuō)明:我們?nèi)齻€(gè)人前面的報(bào)告部分是一樣的,因?yàn)檎n設(shè)基本是三個(gè)人商議完成,所以就感覺報(bào)告部分沒什么不同的就只寫了一份報(bào)告目錄1原理與系統(tǒng)設(shè)計(jì) (32設(shè)計(jì)思想 (43源碼與注釋 (54仿真 (125綜合 (156心得體會(huì)與建議 (191 原理與系統(tǒng)設(shè)計(jì)FIFO(First In First Out是一種可以實(shí)現(xiàn)數(shù)據(jù)先入先出的存儲(chǔ)器件。FIFO就像一個(gè)單向管道,數(shù)據(jù)只能按固定的方向從管道一頭進(jìn)來(lái),再按相同的順序從管道另一頭出去,最先進(jìn)來(lái)的數(shù)據(jù)必定是最先

2、出去。FIFO被普遍用作數(shù)據(jù)緩沖器。FIFO的基本單元是寄存器,作為存儲(chǔ)器件,FIFO的存儲(chǔ)能力是由其內(nèi)部定義的存儲(chǔ)寄存器的數(shù)量決定的。本題中所設(shè)計(jì)的是同步FIFO(即輸出輸入端時(shí)鐘頻率一致,異步復(fù)位,其存儲(chǔ)能力為(16x8,輸出兩個(gè)狀態(tài)信號(hào):full與empty,以供后繼電路使用。根據(jù)系統(tǒng)要求,畫出的系統(tǒng)框圖,如圖1所示 clockreset 讀控制信號(hào)寫控制信號(hào)inputfullemptyoutput 圖1同步FIFO框圖端口說(shuō)明:輸入:in_data: 輸入數(shù)據(jù)端口,位寬為8位;read_n: 讀使能端,當(dāng)read_n=0時(shí),可以讀出數(shù)據(jù);write_n: 寫使能端,當(dāng)write_n=0

3、時(shí),可以寫入數(shù)據(jù);clock: 時(shí)鐘信號(hào),在時(shí)鐘的正邊沿進(jìn)行采樣;reset_n: 復(fù)位信號(hào),當(dāng)reset_n=0時(shí),計(jì)數(shù)器及讀寫都被清零(即:讀寫地址指針都指向0輸出:out_data: 輸出數(shù)據(jù)端口,位寬為8位;full:FIFO狀態(tài)信號(hào),當(dāng)full=1時(shí),表明該FIFO存儲(chǔ)器已經(jīng)寫滿;empty:FIFO狀態(tài)信號(hào),當(dāng)empty=1時(shí),表明該FIFO存儲(chǔ)器已經(jīng)讀空;FIFO滿的情況下,不能再寫,寫指針不能加1;FIFO空的情況下,不能再讀,讀指針不能加1;2 設(shè)計(jì)思想由以上的系統(tǒng)框圖和端口分析,我們將設(shè)計(jì)的重點(diǎn)定在了解決以下三個(gè)核心問(wèn)題上:1.FIFO的存儲(chǔ)體如何表示?2.如何實(shí)現(xiàn)“先進(jìn)先

4、出”的邏輯功能?3.如何知道FIFO內(nèi)部使用了多少,是滿是空?針對(duì)以上三個(gè)問(wèn)題,我們所采取的方法是:1.定義一個(gè)16×8的二維數(shù)組來(lái)表示FIFO的存儲(chǔ)體。2.為了實(shí)現(xiàn)“先進(jìn)先出”的邏輯功能,我們定義了“讀指針”及“寫指針”,分別用來(lái)指示讀操作與寫操作的位置。3.為了表示FIFO是滿還是空,我們定義了一個(gè)計(jì)數(shù)器,用以標(biāo)志FIFO已使用了多少空間。在解決了以上三個(gè)重點(diǎn)問(wèn)題以后,針對(duì)同步FIFO的邏輯功能,我們擬定了以下一個(gè)結(jié)構(gòu)圖,如圖2所示: 圖2 FIFO設(shè)計(jì)結(jié)構(gòu)圖3.源碼與注釋3.1源代碼我們?cè)谕瓿闪酥皟刹降臏?zhǔn)備工作之后,進(jìn)行了源碼的設(shè)計(jì),具體的代碼如下: define DEL 1

5、 /為了使仿真接近真實(shí)情形,我們定義了從時(shí)鐘到輸出的延時(shí)module sfifo(clock,reset_n,in_data,read_n,write_n,out_data,full,empty;/輸入信號(hào)input clock; /輸入時(shí)鐘input reset_n; /復(fù)位信號(hào),低有效input7:0 in_data; /輸入的數(shù)據(jù)input read_n; /讀控制信號(hào),低有效input write_n; /寫控制信號(hào),低有效/輸出信號(hào)output7:0 out_data; /FIFO的輸出數(shù)據(jù)output full; /FIFO滿標(biāo)志信號(hào)output empty; /FIFO空標(biāo)志信號(hào)

6、/信號(hào)聲明reg 7:0 out_data;reg 7:0 fifo_mem15:0; /FIFO存儲(chǔ)體即8*16存儲(chǔ)器,用數(shù)組表示reg 4:0 counter; /計(jì)數(shù)器表示FIFO中已用了多少reg 3:0 rd_pointer; /FIFO讀指針,指向下次讀操作的地址reg 3:0 wr_pointer; /FIFO讀指針,指向下次讀操作的地址/賦值聲明,給出滿標(biāo)志與空標(biāo)志的實(shí)現(xiàn)assign #DEL full=(counter=16?1'b1:1'b0;assign #DEL empty=(counter=0?1'b1:1'b0;/本模塊實(shí)現(xiàn)讀指針、寫

7、指針和計(jì)數(shù)器的功能always(posedge clock or negedge reset_nbeginif(reset_nbegin /計(jì)數(shù)器及讀、寫指針清零rd_pointer<=#DEL 4'b0;wr_pointer<=#DEL 4'b0;counter<=#DEL 5'b0;endelsebeginif(read_nbegin/如果FIFO為空,不能再讀,并報(bào)錯(cuò)if(counter=0/檢查fifo是否溢出(emptybegin$display("nERROR at time %0t:",$time;$display(&

8、quot;FIFO Underflown"$stop; /終止系統(tǒng)任務(wù),用于調(diào)試end/讀有效,寫無(wú)效時(shí),計(jì)數(shù)器減1if(write_nbegincounter<=#DEL counter-1;end/如果讀指針已指到最后一個(gè)位置,則返回起始位置if(rd_pointer = 15rd_pointer <= #DEL 4'b0;elserd_pointer <= #DEL rd_pointer + 1;endif(write_n/檢查fifo是否溢出(fullbeginif(counter>=16begin$display("n ERROR

9、at time %0t:", $time;$display("FIFO overflown"$stop;endif(read_n/寫有效,讀無(wú)效時(shí),計(jì)數(shù)器加1begincounter <= #DEL counter + 1;endif(wr_pointer = 15/如果寫指針已指到最后一位,則返回起始位置wr_pointer <= #DEL 4'b0;elsewr_pointer <= #DEL wr_pointer + 1;endendendalways(posedge clock/本模塊實(shí)現(xiàn)數(shù)據(jù)的讀寫功能beginif(write_

10、nbeginfifo_memwr_pointer <= #DEL in_data;endif(read_nbeginout_data <= #DEL fifo_memrd_pointer;/讀取數(shù)據(jù)endendendmodule3.2測(cè)試文件本設(shè)計(jì)中為了讓輸入激勵(lì)能夠完整地測(cè)試出設(shè)計(jì)的功能,以證明FIFO確實(shí)能起到數(shù)據(jù)緩沖的作用,因而要測(cè)試當(dāng)讀寫速度不一致的情況,即要仿真寫速度大于讀速度的情形以及讀速度大于寫速度的情形。測(cè)試文件中:異步復(fù)位如下進(jìn)行:reset_n=1; #20 reset_n=0; #20 reset_n=1;時(shí)鐘信號(hào)如下產(chǎn)生:always #100 clock&

11、lt;=clock;寫入數(shù)據(jù)遞增加1產(chǎn)生:in_data <= in_data + 1;而編寫測(cè)試文件的核心問(wèn)題在于:在同一文件中如何既能仿真寫快與讀的情形又能仿真讀快于寫的情形?對(duì)此,我們的想法:先讓寫快于讀以達(dá)到滿的狀態(tài)(full=1,而后讓讀快于寫以達(dá)到排空的狀態(tài)(empty=1由此我們定義了兩個(gè)狀態(tài)信號(hào):fast_read: fast_read=1時(shí)以高速度進(jìn)行讀操作fast_write:fast_write=1時(shí)以高速度進(jìn)行寫操作又為了讓讀和寫的速度產(chǎn)生差異,我們定義了一個(gè)周期計(jì)數(shù)信號(hào)cycle_count(其周期計(jì)數(shù)的值為.01010101.,它用來(lái)控制生成讀寫使能信號(hào),控制

12、方式為:當(dāng)fast_write=1時(shí),只要FIFO 非滿就使寫入,得到寫使能信號(hào);在非空的情況下,當(dāng)cycle_count=1時(shí)才產(chǎn)生讀使能信號(hào);當(dāng)fast_read=1時(shí),只要FIFO非空就使讀取,得到讀使能信號(hào);在非滿的情況下,當(dāng)cycle_count=1時(shí)才產(chǎn)生寫使能信號(hào);從而達(dá)到了讓快的一方速度是慢的一方速度2倍的效果。在解決了以上核心問(wèn)題之后,具體的測(cè)試代碼如下:/DEFINESdefine DEL 1 /時(shí)鐘到輸出的延時(shí)module test_sfifo(clock,reset_n,in_data,read_n,write_n,out_data,full,empty;/INPUTS

13、input 7:0out_data;input empty,full;/OUTPUTSoutput clock,reset_n,read_n,write_n;output 7:0in_data;/信號(hào)聲明,這些信號(hào)應(yīng)與測(cè)試模塊中的端口信號(hào)一一對(duì)應(yīng)reg clock;reg reset_n;reg7:0 in_data; /輸入到端口in_data的激勵(lì)信號(hào)reg read_n;reg write_n;wire7:0 out_data; /從端口out_data輸出的信號(hào)wire full;wire empty ;/定義需要的一些信號(hào)integer fifo_count; /記錄FIFO中的字節(jié)

14、數(shù),定義為實(shí)型整數(shù)reg7:0 exp_data; /期望從FIFO輸出的數(shù)據(jù)reg fast_read; /標(biāo)志以高速度進(jìn)行讀操作reg fast_write; /標(biāo)志以高速度進(jìn)行寫操作reg filled_flag; /標(biāo)志FIFO已填滿reg cycle_count; /周期計(jì)數(shù),用來(lái)生成讀寫控制信號(hào)/對(duì)FIFO進(jìn)行實(shí)例化sfifo Sfifo(.clock(clock,.reset_n(reset_n,.in_data(in_data,.read_n(read_n,.write_n(write_n,.out_data(out_data,.full(full,.empty(empty;i

15、nitial beginin_data=0;exp_data=0;fifo_count=0;read_n=1;write_n=1;filled_flag=0;cycle_count=0;clock=1;/寫速度大于讀速度f(wàn)ast_write=1;fast_read=0;/復(fù)位reset_n=1;#20 reset_n=0;#20 reset_n=1;/初始情況下,FIFO應(yīng)該為空,即empty=1且full=0if(empty!=1begin$display("nERROR at time %0t:",$time;$display("After reset,emp

16、ty status not assertedn"/報(bào)錯(cuò)$stop;endif(full!=0begin$display("nERROR at time %0t:",$time;$display("After reset,empty status not assertedn"$stop;endend/生成時(shí)鐘信號(hào)always #100 clock<=clock;/對(duì)FIFO中的字節(jié)數(shù)進(jìn)行計(jì)數(shù)。每次寫操作時(shí),計(jì)數(shù)加1;讀操作時(shí)計(jì)數(shù)減1always(posedge clockbeginif(write_n&&read_n /寫但

17、不讀fifo_count<= fifo_count + 1;else if(read_n && write_n /讀但不寫fifo_count<= fifo_count - 1;end/檢查輸出數(shù)據(jù)是否是期望的數(shù)據(jù)。如果不是,則報(bào)錯(cuò)always(negedge clock /讀寫控制信號(hào)和輸入信號(hào)在下降沿產(chǎn)生,而采樣在上升沿完成,如此可防止鎖錯(cuò)數(shù)據(jù)beginif(read_n && (out_data != exp_databegin$display("nERROR at time %0t:",$time; /$time為當(dāng)前仿真

18、時(shí)間$display(" Expected data out = %h",exp_data;$display(" Actual data out = %hn",out_data;$stop;endif(fast_write | (cycle_count & 1'b1 && fullbegin/只要非滿就使寫入,得到寫控制信號(hào)write_n <= 0;/生成輸入數(shù)據(jù)in_data <= in_data + 1;endelsewrite_n <= 1;/得到讀控制信號(hào),并給出期望的數(shù)據(jù)if(fast_read

19、 | (cycle_count & 1'b1 && emptybegin/在非空的情況下,當(dāng)cycle=1時(shí)才產(chǎn)生讀控制信號(hào)read_n <= 0;exp_data <= exp_data + 1;/由于寫入數(shù)據(jù)為遞增加1的,所以exp_data同意也是遞增加1的endelseread_n <= 1;if(fullbegin/如果fifo已滿,則使讀速度大于寫速度f(wàn)ast_read <= 1;fast_write <= 0;/設(shè)置寫滿標(biāo)志filled_flag <= 1;endif(filled_flag &&

20、 empty/如果已清空f(shuō)ifo,則結(jié)束begin$display("nSimulation complete - no errors"$finish;/仿真結(jié)束end/對(duì)計(jì)算周期進(jìn)行計(jì)數(shù)cycle_count <= cycle_count + 1;/由于默認(rèn)cycle_count為1位變量,所以cycle的值實(shí)質(zhì)為'010101end/check all of the status signals with each change of fifo_countalways(fifo_countbegin/wait a moment to evaluate ev

21、erything#DEL;#DEL;#DEL;case(fifo_count0:beginif(empty != 1 | (full != 0begin$display("nERROR at time %0t:",$time;$display(" fifo_count = %h",fifo_count;$display(" empty = %b",empty;$display(" full = %bn",full;/Use $stop for debugging$stop;endif(filled_flag = 1

22、begin/the fifo has filled and emptied$display("nSimulation complete - no errorsn"$finish;endend16:beginif(empty != 0 | (full != 1begin$display("nERROR at time %0t:",$time;$display(" fifo_count = %h",fifo_count;$display(" empty = %b",empty;$display(" full

23、= %bn",full;/Use $stop for debugging$stop;end/如果fifo寫滿,則給出寫滿標(biāo)志,此時(shí),讀速度大于寫速度f(wàn)illed_flag <= 1;fast_write <= 0;fast_read <= 1;enddefault:beginif(empty != 0 | (full != 0begin$display("nERROR at time %0t:",$time;$display(" fifo_count = %h",fifo_count;$display(" empty

24、 = %b",empty;$display(" full = %bn",full;/Use $stop for debugging$stop;endendendcaseendendmodule.4 仿真4.1波形仿真(仿真過(guò)程使用ModlSim SE 6.0進(jìn)行波形圖中端口信號(hào)說(shuō)明:empty:FIFO狀態(tài)信號(hào),當(dāng)empty=1時(shí),表明該FIFO存儲(chǔ)器已經(jīng)讀空;full:FIFO狀態(tài)信號(hào),當(dāng)full=1時(shí),表明該FIFO存儲(chǔ)器已經(jīng)寫滿;clock: 時(shí)鐘信號(hào),在時(shí)鐘的正邊沿進(jìn)行采樣;reset_n:復(fù)位信號(hào),當(dāng)reset_n=0時(shí),計(jì)數(shù)器及讀寫都被清零(即:讀寫地

25、址指針都指向0read_n:讀使能端,當(dāng)read_n=0時(shí),可以讀出數(shù)據(jù);write_n:寫使能端,當(dāng)write_n=0時(shí),可以寫入數(shù)據(jù);in_data:輸入數(shù)據(jù)端口,位寬為8位;out_data:輸出數(shù)據(jù)端口,位寬為8位;fifo_count:記錄FIFO中的字節(jié)數(shù),定義為實(shí)型整數(shù)exp_data:期望從FIFO輸出的數(shù)據(jù)fast_read:標(biāo)志以高速度進(jìn)行讀操作fast_write:標(biāo)志以高速度進(jìn)行寫操作filled_flag:標(biāo)志FIFO已填滿cycle_count:周期計(jì)數(shù),用來(lái)生成讀寫控制信號(hào)圖1 寫快于讀直至寫滿的波形圖 圖2 讀快于寫由滿直至讀空的波形圖 圖3 仿真全過(guò)程波形圖

26、4.2 時(shí)序,邏輯分析圖1 寫快于讀直至寫滿的波形圖的分析:仿真開始時(shí),由于fast_write=1,fast_read=0,所以:只要FIFO 非滿就使寫入,得到寫使能信號(hào)/在非空的情況下,當(dāng)cycle_count=1時(shí)才產(chǎn)生讀使能信號(hào).所以寫速度是讀速度的2倍(即寫入2個(gè)數(shù)據(jù),只讀取一個(gè)數(shù)據(jù),當(dāng)FIFO寫滿后,這時(shí)full=1,填滿信號(hào)filled_flag由0變?yōu)榱?.圖2 讀快于寫由滿直至讀空的波形圖的分析:由于FIFO在圖1中所示過(guò)程已填滿,所以接著必須使讀速度大于寫速度,即fast_read=1,fast_write=0,此時(shí):只要FIFO非空就使讀取,得到讀使能信號(hào)/在非滿的情況

27、下,當(dāng)cycle_count=1時(shí)才產(chǎn)生寫使能信號(hào).所以讀速度是寫速度的2倍(即讀取2個(gè)數(shù)據(jù),只寫入一個(gè)數(shù)據(jù),在此過(guò)程中full=0,filled_flag保持為1,最終FIFO排空時(shí),empty=1.圖3 仿真全過(guò)程波形圖分析:由仿真全過(guò)程的波形圖來(lái)看:在reset_n=0后,計(jì)數(shù)器及讀寫地址指針都被清0,說(shuō)明達(dá)到了異步復(fù)位的要求;由read_n及write_n值的變化與讀寫數(shù)據(jù)的波形來(lái)看,read_n及write_n起到了讀寫使能控制的作用;由波形可知讀寫操作都是在時(shí)鐘clock的上升沿完成,說(shuō)明FIFO是同步的;對(duì)比f(wàn)ull與empty的值與FIFO的滿空狀況來(lái)看,full與empty能

28、正確反映FIFO的實(shí)際狀態(tài)。由上述分析可以驗(yàn)證:本次設(shè)計(jì)的器件能滿足同步FIFO的邏輯功能。.5 綜合(綜合過(guò)程使用LeonardoSpectrum 2000.1b進(jìn)行(考慮到使用不同的器件庫(kù),綜合出來(lái)的電路圖不同,說(shuō)明一下:以下綜合使用的器件庫(kù)為MAX3000A5.1頂層綜合電路示意圖 圖1 圖2注:頂層綜合電路圖由圖1與圖2兩部分構(gòu)成,其由三個(gè)端口相連,它們依次是: Not_write_n , Not_reset_n , Not_read_n5.2門級(jí)綜合電路示意圖 圖1 注:此為頂層圖中讀寫地址指針產(chǎn)生模塊 注:此為頂層圖中的ram存儲(chǔ)器部分的門級(jí)圖5.3輸入輸出描述 輸入:in_dat

29、a: 輸入數(shù)據(jù)端口,位寬為8位;read_n: 讀使能端,當(dāng)read_n=0時(shí),可以讀出數(shù)據(jù);write_n: 寫使能端,當(dāng)write_n=0時(shí),可以寫入數(shù)據(jù);clock: 時(shí)鐘信號(hào),在時(shí)鐘的正邊沿進(jìn)行采樣;reset_n: 復(fù)位信號(hào),當(dāng)reset_n=0時(shí),計(jì)數(shù)器及讀寫都被清零(即:讀寫地址指針都指向0輸出:out_data: 輸出數(shù)據(jù)端口,位寬為8位;full:FIFO狀態(tài)信號(hào),當(dāng)full=1時(shí),表明該FIFO存儲(chǔ)器已經(jīng)寫滿;empty:FIFO狀態(tài)信號(hào),當(dāng)empty=1時(shí),表明該FIFO存儲(chǔ)器已經(jīng)讀空;6.心得體會(huì)與建議(小組成員:劉鑫通過(guò)這次課程設(shè)計(jì),確實(shí)學(xué)到了不少東西!不光是知識(shí)上的

30、長(zhǎng)進(jìn),其他方面也得到了提高!上完第一節(jié)介紹課,在BBS上看了學(xué)長(zhǎng)的建議說(shuō)是要選一個(gè)模擬的題就比較有挑戰(zhàn)性,可以學(xué)不少東西。就有一點(diǎn)想挑個(gè)模電的題,不過(guò)后來(lái)還是抽中了數(shù)電的題。后來(lái)跟同學(xué)們一樣都被認(rèn)為抽到數(shù)電是很幸運(yùn)的!因?yàn)榇_實(shí)不是一件簡(jiǎn)單的事情!我們組的課題是“FIFO同步緩沖器的設(shè)計(jì)”,過(guò)了一個(gè)暑假都不記得緩沖器是什么了,于是又拉出厚厚的數(shù)電的書開始翻,看到了寄存器,移位寄存器,計(jì)數(shù)器這些東西,覺得有點(diǎn)熟悉了,但是到具體的這個(gè)16*8的緩存器是個(gè)什么概念,我們的意見還是有點(diǎn)分歧,于是去網(wǎng)上找這些概念,弄明白這意思。就看到有的說(shuō)同步就是同一個(gè)時(shí)鐘脈沖,有的又說(shuō)同步不是這個(gè)概念,后來(lái)我們就一起商討了一下,統(tǒng)一了題目的意思:同步FIFO(即輸出輸入端時(shí)鐘頻率一致,異步復(fù)位,其存儲(chǔ)能力為(16x8,輸出兩個(gè)狀態(tài)信號(hào):full與empty,以供后繼電路使用。弄清了題目的意思之后,就開始按照設(shè)計(jì)的程序來(lái)完成各部分的內(nèi)容。首先我們?cè)诰W(wǎng)上找到了一些關(guān)于IC課程設(shè)計(jì)的流程介紹,我們也就使根據(jù)那些介紹的流程來(lái)一步步完成我們的任務(wù)。在查資料的同時(shí)才發(fā)現(xiàn),因特網(wǎng)真的可以幫我們不少的忙,其實(shí)我們平時(shí)的好多資料都可以借助網(wǎng)絡(luò)來(lái)查詢,所以這次還下載了不少這方面的知識(shí)以備后用。我們?cè)O(shè)計(jì)的這個(gè)緩沖器是以寄存器為基本