大學計算機原理--數(shù)字邏輯課件--第二章組合邏輯

1、第二章 組合邏輯2第二章 組合邏輯n組合邏輯分析n組合邏輯設計n考慮特殊問題的邏輯設計n組合邏輯中竟爭冒險n常用的中規(guī)模組合邏輯標準構件組合邏輯分析n組合邏輯電路的定義： 是指電路在任何時刻產(chǎn)生的穩(wěn)定輸出信號，僅取決于該時刻電路的輸入信號。組合電路X1XnZ1Zm組合邏輯分析n一般分析步驟： 閱讀組合邏輯電路圖 列寫邏輯表達式 列出真值表 指出電路的邏輯功能 做出對邏輯電路圖的評價和改進組合邏輯分析P1P2P3s=P1 P2= P1+ P2= AB+ABc=P3=ABA B s c0 0 0 00 1 1 01 0 1 01 1 0 1 s= A B分析下圖邏輯功能HAscAB半加器scBBA

2、A組合邏輯分析HAsiciAiBiHASiCiCi-1Si=Ai Bi Ci-1=siCi-1+siCi-1=(AiBi+AiBi)Ci-1+(AiBi+AiBi)Ci-1=AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-1Ci= siCi-1+ci=(AiBi+AiBi)Ci-1+AiBi=AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-10 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1Ai Bi Ci-1 Si CiFACi-1CiSiAiBi全加器組合邏

3、輯分析n列寫邏輯表達式分析下圖邏輯功能組合邏輯分析n譯碼器的分析ABm0=BAm1=BAm2=BAm3=BA譯中為“1”輸出譯中為“0”輸出n-to-2n的譯碼器，對于每一種輸入可能，只有一個輸出信號被譯中譯碼器AB01232-4譯碼器n個輸入，2n個輸出， 功能相當于最小項產(chǎn)生器組合邏輯分析n數(shù)據(jù)選擇器的分析A BY0 00 11 01 1 D0D1D2D3D0D1D2D3A BY=ABD0+ABD1+ABD2+ABD3D0D1D2D3數(shù)據(jù)選擇器A B4-to-1組合邏輯分析n多路分配器的分析 D 譯碼器A B多路分配器0123DA BY0Y1Y2Y3第二章 組合邏輯n組合邏輯分析n組合邏輯

4、設計n考慮特殊問題的邏輯設計n組合邏輯中竟爭冒險n常用的中規(guī)模組合邏輯標準構件組合邏輯設計n一般設計步驟： 根據(jù)功能描述列出真值表 根據(jù)真值表化簡邏輯函數(shù)為 最簡的“與-或”表達式 根據(jù)選用的門電路的類型及其實際 問題的要求，將函數(shù)轉化成所需要 的表達式 畫出邏輯圖組合邏輯設計例：設計一位全減器，它有三個輸入端：被減數(shù)A，減 數(shù)B，低位借位C；輸出：差F，向高位的借位C.0 01 11 10 01 10 11 00 0A B C F C0 0 00 0 10 1 00 1 110 01 0 111 01 1 1 012345670264137502641375FCAB1111ABCC1111F

5、=ABC+ABC+ABC+ABCC=AB+AC+BC組合邏輯設計FABC ABC ABC ABCA BA CB CC組合邏輯設計例：已知 X=x1x2 和 Y=y1y2 是兩個正整數(shù)， 寫出判斷 XY 的邏輯表達式。x1 x2y1 y2F1 x0 11 10 x0 01 0111x1y1x1x2y1y2x1x2y1y2F=x1y1+ x1x2y1y2+x1x2y1y2111111x1y1y2x2F= x1y1+ x1x2y2+ x2y1y2XY 的簡化真值表組合邏輯設計例：某學期考試四門課程：數(shù)學：7 學分；英語：5 學分；政治：4 學分；體育：2 學分每個學生總計要獲得10個以上學分才能通過

6、本學期考試。要求寫出反映學生是否通過本學期考試的邏輯函數(shù)。設 A、B、C、D 分別為四門課，“1” 表示通過此門課通過，“0” 表示不通過；F 為“1”時表示本學期考試通過，“0”為沒通過。 0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1A B C D F0412815139371511261410ABCD1111111F=AB+AC+BCD例：民航客機安

7、全起飛裝置在同時滿足下列條件時，例：民航客機安全起飛裝置在同時滿足下列條件時，允許發(fā)出滑跑信號：發(fā)動機開關接通允許發(fā)出滑跑信號：發(fā)動機開關接通 飛行員入飛行員入座，且座位保險帶已扣上座，且座位保險帶已扣上 乘客入座，且座位保險乘客入座，且座位保險帶已扣或座位無人帶已扣或座位無人試寫出允許發(fā)出滑跑信號的邏輯表達式。試寫出允許發(fā)出滑跑信號的邏輯表達式。安全起飛裝置邏輯 f(S,A,B,Mi,Ni)S A B M1.Mn N1.Nn F Ni)Mi,B,A,f(S,F )MN(M)MN(M)MNB(MASnnn222111 )M(N)M)(NMSAB(Nnn2211 組合邏輯設計n邏輯函數(shù)的“與非”

8、門實現(xiàn)1. 原函數(shù)二次反演，一次展開：例如：F=AB+BC+CD+DAF=AB+BC+CD+DA= ABBCCDDAAB BC CD DAF組合邏輯電路的等價變化組合邏輯電路的等價變化ABCD11111111111111F=ABCD+ABCDF=ABCD+ABCD=ABCDABCDA B C DA B C DFn邏輯函數(shù)的“與非”門實現(xiàn)ACCBBAF例：采用或非門實現(xiàn)例：采用或非門實現(xiàn)方法一：對方法一：對F兩次求對偶兩次求對偶 CBAABC)A)(CC)(BB(AFCBAABCFCBACBA)F(F ABCABCFACCBBAFACCBBAACCBBAC)B)(ACBA(F的的“或或- -與與

9、”表達表達式式C)B)(ACBA(FCBACBA方法二：對方法二：對F兩次求反兩次求反ACCBBAF第二章 組合邏輯n組合邏輯分析n組合邏輯設計n考慮特殊問題的邏輯設計n組合邏輯中竟爭冒險n常用的中規(guī)模組合邏輯標準構件考慮特殊問題的邏輯設計n包含無關最小項的邏輯設計在n個最小項中，一部分最小項并不能決定函數(shù)的值，我們把這些最小項稱為無關最小項無關最小項發(fā)生在兩種情況：輸入某些組合不可能出現(xiàn)所有輸入都可能出現(xiàn)，但其中部分輸入對其輸出是0是1都可以，不影響電路的功能化簡的依據(jù)是：邏輯函數(shù)加上或者去掉無關最小項，對原函數(shù)邏輯功能無影響考慮特殊問題的邏輯設計例如：用與非門設計一個判別電路，以判別842

10、1碼所表示的十進制數(shù)之值是否大于等于設：8421碼對應輸入變量：A,B,C,D, 輸出函數(shù)為F, ABCD 0101 時，F(xiàn)=1; 當ABCD 0101 時，F(xiàn)=00 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 11 0 0 1 1A B C D F1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 F=m(5,6,7,8,9)(10,11,12,13,14,15)=0+(10,11,12,13,14,15)0412815139371511

11、261410ABDC11111F=BD+BC+A= BDBCABDBCAF輸入無反的邏輯設計輸入無反的邏輯設計 輸入無反，即消去單獨變量上的非號輸入無反，即消去單獨變量上的非號 K圖禁止法圖禁止法考慮特殊問題的邏輯設計1 1、K圖重心理論圖重心理論m15：1重心重心( (原碼表示原碼表示ABCD) )規(guī)律規(guī)律： ( (1) )凡包含凡包含1重心重心m15的的K圈組合后的化簡函數(shù)必然是全原碼標注圈組合后的化簡函數(shù)必然是全原碼標注 ( (2) )凡包含凡包含0重心重心m0的的K圈組合后的化簡函數(shù)必然是全反碼標注圈組合后的化簡函數(shù)必然是全反碼標注 要求：要求： ( (1) )結果式為結果式為無反碼輸

12、入無反碼輸入圈圈1重心重心 ( (2) )結果式為結果式為反碼輸入反碼輸入圈圈0重心重心m0： 0重心重心( (反碼表示反碼表示ABCD) )2.禁止邏輯法禁止邏輯法任何函數(shù)同不屬于它的最小項之非相任何函數(shù)同不屬于它的最小項之非相“與與”，其邏輯功能不變。，其邏輯功能不變。iiFFmmF不在中因為，不屬于因為，不屬于F的最小項的最小項m i 取值為取值為0，m i 則為則為1，所以上式成立。，所以上式成立。進一步推廣，任何函數(shù)同不屬于它的最小項之和的非相進一步推廣，任何函數(shù)同不屬于它的最小項之和的非相“與與”，其邏輯功能不變。其邏輯功能不變。ijijFFmmmmF、均不在中任何函數(shù)同屬于它的最

13、小項之和的非相任何函數(shù)同屬于它的最小項之和的非相“與與”，則相當于從該函數(shù)中，則相當于從該函數(shù)中扣除了這些最小項。扣除了這些最小項。13571357135757135757()()()()()()FmmmmGmmFmmmmmmmmmmmmG mmG例：禁止后的函數(shù)。禁止后的函數(shù)。被被是是稱為禁止項，稱為禁止項，式中，式中，7575mmFGmm 2 2、禁止法原理禁止法原理AABF( (2 2) ) K圖表示法圖表示法AAB( (1 1) ) 函數(shù)函數(shù)BAF 取反取反( (輸入變量無反變量輸入變量無反變量) )0 AB00110110100 AB001101101BAABCBABCAABCF3

14、3、舉例舉例BACABAF取反取反AB4700C010110110 265310 0 1 1 1 1 1 0 1 AB4700C010110110 26531第二章 組合邏輯n組合邏輯分析n組合邏輯設計n考慮特殊問題的邏輯設計n組合邏輯中竟爭冒險n常用的中規(guī)模組合邏輯標準構件組合邏輯中的競爭冒險ABF當一個門的輸入有兩個或兩個以上變量發(fā)生改變時，由于當一個門的輸入有兩個或兩個以上變量發(fā)生改變時，由于這些變量（信號）是經(jīng)過不同路徑產(chǎn)生的，使得它們狀態(tài)這些變量（信號）是經(jīng)過不同路徑產(chǎn)生的，使得它們狀態(tài)改變的時刻有先有后，這種時差引起的現(xiàn)象稱為改變的時刻有先有后，這種時差引起的現(xiàn)象稱為競爭競爭。競爭

15、的結果若導致競爭的結果若導致冒險（險象）冒險（險象）發(fā)生（如上例中的毛刺）發(fā)生（如上例中的毛刺），并造成錯誤的后果，則稱這種競爭為，并造成錯誤的后果，則稱這種競爭為臨界競爭臨界競爭；競爭的；競爭的結果不導致冒險發(fā)生，或雖有冒險發(fā)生，但不影響系統(tǒng)的結果不導致冒險發(fā)生，或雖有冒險發(fā)生，但不影響系統(tǒng)的工作，則稱這種競爭為工作，則稱這種競爭為非臨界競爭非臨界競爭。n競爭冒險的概念及原因組合邏輯中的競爭冒險冒險的類型冒險的類型從冒險的波形上，可分為從冒險的波形上，可分為靜態(tài)和動態(tài)冒險靜態(tài)和動態(tài)冒險。輸入信號變化前后，輸出的穩(wěn)態(tài)值是一樣的，但在輸入信號變輸入信號變化前后，輸出的穩(wěn)態(tài)值是一樣的，但在輸入信號

16、變化時，輸出產(chǎn)生了毛刺，這種冒險稱為化時，輸出產(chǎn)生了毛刺，這種冒險稱為靜態(tài)冒險靜態(tài)冒險。若輸出的穩(wěn)。若輸出的穩(wěn)態(tài)值為態(tài)值為0，出現(xiàn)了正的尖脈沖毛刺，則稱為，出現(xiàn)了正的尖脈沖毛刺，則稱為靜態(tài)靜態(tài)0冒險冒險；若輸出；若輸出穩(wěn)態(tài)值為穩(wěn)態(tài)值為1，出現(xiàn)了負的尖脈沖毛刺，則稱為，出現(xiàn)了負的尖脈沖毛刺，則稱為靜態(tài)靜態(tài)1冒險冒險。輸入信號變化前后，輸出的穩(wěn)態(tài)值不同，并在邊沿處出現(xiàn)了毛輸入信號變化前后，輸出的穩(wěn)態(tài)值不同，并在邊沿處出現(xiàn)了毛刺，稱為刺，稱為動態(tài)冒險動態(tài)冒險。001110靜態(tài)靜態(tài)0冒險冒險靜態(tài)靜態(tài)1冒險冒險由由1變變0由由0變變1動態(tài)冒險動態(tài)冒險動態(tài)冒險動態(tài)冒險檢查競爭冒險的方法：檢查競爭冒險的方法

17、：1、輸入可以轉換成、輸入可以轉換成的形式的形式2、在卡諾圖上可以觀察到相切的卡諾圈。即、在卡諾圖上可以觀察到相切的卡諾圈。即兩個卡諾圈之間存在不被同一卡諾圈包含的兩個卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項。相鄰最小項。AAYAAY或X3X2X1X0000100011110111111111110ABC1相切點FACABAC組合邏輯中的競爭冒險 消除競爭冒險的方法組合邏輯中的競爭冒險 消除競爭冒險的方法加選通脈沖：B:1-0組合邏輯中的競爭冒險修改邏輯設計： F=AB+BC=AB+BC+ACABC1111第二章 組合邏輯n組合邏輯分析n組合邏輯設計n考慮特殊問題的邏輯設計n組合邏輯中竟爭

18、冒險n常用的中規(guī)模組合邏輯標準構件常用的中規(guī)模組合邏輯標準構件n集成電路規(guī)模的劃分 小規(guī)模集成電路SSI74系列，1-12門 中規(guī)模集成電路MSI12-99門，預先封裝 大規(guī)模集成電路LSI大約100-9999門，存儲器 超大規(guī)模集成電路VLSI大于9999門，處理器一、數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器( (MUX) )( (一一) )定義定義 數(shù)據(jù)選擇器是多路輸入、單路輸出的組合邏輯構件，通常稱為多路轉換器數(shù)據(jù)選擇器是多路輸入、單路輸出的組合邏輯構件，通常稱為多路轉換器或或 多路開關。多路開關。邏輯原理圖邏輯原理圖( (二二) )邏輯電路邏輯電路(74LS153)(74LS153)1 1、邏輯結構、

19、邏輯結構 數(shù)據(jù)輸入端：數(shù)據(jù)輸入端：D0，D1，D2，D3 數(shù)據(jù)輸出端：數(shù)據(jù)輸出端：Y 通道選擇端：通道選擇端：A0，A1 使能輸入端：使能輸入端：ST ( (使能控制端，低電平有效使能控制端，低電平有效) )2 2、邏輯符號、邏輯符號74LS1531YA1A0ST 1D0 1D1 1D2 1D32YST 2D0 2D1 2D2 2D3( (二二) )邏輯電路邏輯電路(74LS153)(74LS153)通道選擇通道選擇數(shù)據(jù)輸入數(shù)據(jù)輸入使能輸入使能輸入輸出輸出 A1 A0 D0 D1 D2 D3Y 1 0 0 0 D0 0D0 0 1 D1 0 D1 1 0 D2 0D2 1 1 D30D3ST(

20、 (二二) )邏輯電路邏輯電路(74LS153)(74LS153)3 3、邏輯功能表、邏輯功能表4 4、邏輯表達式、邏輯表達式ii3D mi0mi ( (i=0,1,2,3) )是兩個通道選擇是兩個通道選擇( (A1 , A0) )的的4個最小項個最小項010110210310YD A AD A AD A AD A A( (二二) )邏輯電路邏輯電路(74LS153)(74LS153)1YA1A0ST 1D0 1D1 1D2 1D32YST 2D0 2D1 2D2 2D31#2#5 5、功能擴展、功能擴展( (八選一八選一) )1YA1A0ST 1D0 1D1 1D2 1D32YST 2D0

21、2D1 2D2 2D3A2 D0 D1 D2 D3 D4 D5 D6 D75 5、功能擴展、功能擴展(八選一八選一)Y1#2#由數(shù)據(jù)選擇器構成組合邏輯電路n由數(shù)據(jù)選擇器構成組合邏輯電路 代數(shù)法例：用四選一數(shù)據(jù)選擇器實現(xiàn)以下邏輯函數(shù)： F(X,Y,Z) = m(1,2,3,4,5,6)四選一數(shù)據(jù)選擇器:Y=A1A0D0+ A1A0 D1+ A1A0 D2+ A1A0 D3= miDii=03多路選擇器D0 D1 D2 D3 FA1A0YXZZ1 1F(X,Y,Z) =XYZ+XY(Z+Z)+XY(Z+Z)+XYZ提取函數(shù)中兩個變量作為地址變量 卡諾圖法用具有m個地址端的數(shù)據(jù)選擇器實現(xiàn)n變量的函數(shù)

22、當 m = n 時： 例如：八選一的數(shù)據(jù)選擇器對應的卡諾圖A2A1A0D0D1D2D3D4D5D6D7多路選擇器D0 D1 D2 D3 D4 D5 D6 D7 FA2A0A1例如：用八選一的數(shù)據(jù)選擇器 實現(xiàn)函數(shù)： F =AB+AC+BCABCABC111111 CBA Vcc由數(shù)據(jù)選擇器構成組合邏輯電路當 m n 時：例如：用八選一的數(shù)據(jù)選擇器實現(xiàn)函數(shù)：F =AB+AB+ABAB1110多路選擇器D0 D1 D2 D3 D4 D5 D6 D7 FA2A0A1VccBA由數(shù)據(jù)選擇器構成組合邏輯電路用具有m個地址端的數(shù)據(jù)選擇器實現(xiàn)n變量的函數(shù)當 m n 時： 降維圖：如果把某些變量也作為卡諾圖小方

23、格內(nèi)的值， 則會減少圖的維數(shù)，這種圖稱為降維圖。ABCD1111111ABCDDD11000AB0CCD+CDC+D由數(shù)據(jù)選擇器構成組合邏輯電路例: 用八選一的數(shù)據(jù)選擇器和與非門實現(xiàn)函數(shù)： F=5m(0,1,3,9,11,12,13,14,20,21,22,23,26,31)ABCD11 111111E1ABCD111111E1ABCD111100000EEEEEE0DDD由數(shù)據(jù)選擇器構成組合邏輯電路ABCD+ED+EDEDE001EABC1100001EDCEE001EDABEEABCD111100000EEEEEE0DDD由數(shù)據(jù)選擇器構成組合邏輯電路Vcc多路選擇器D0 D1 D2 D3

24、D4 D5 D6 D7 FA2A0A1CBADEABCD+ED+EDEDE001EA2A1A0D0D1D2D3D4D5D6D7由數(shù)據(jù)選擇器構成組合邏輯電路降維圖生成表降維圖生成表記圖變量x=0和x=1時，原圖單元值 x(x=0) x(x=1)降維圖單元值 0 0 0 1 1 0 1 10 xx1 0 F F 0 F F 1 F F 1xFxFFx+Fx+F F GxF+xG降維圖生成表常用的中規(guī)模組合邏輯標準構件n由數(shù)據(jù)選擇器構成組合邏輯電路的缺點 只能實現(xiàn)單個輸出的邏輯函數(shù) 地址變量選擇不同會有不同的設計結果二、數(shù)據(jù)分配器二、數(shù)據(jù)分配器( (DMUX) )DMUX的功能與的功能與MUX相反，

25、它是單路輸入、多路輸出的組合邏相反，它是單路輸入、多路輸出的組合邏輯構件。輯構件。1路輸入路輸入Df0f1f2n-12n路輸出路輸出STAn1：2n線線分配器分配器公共數(shù)據(jù)線上的數(shù)據(jù)按要求公共數(shù)據(jù)線上的數(shù)據(jù)按要求( (由選擇控制端決定由選擇控制端決定) )送到不同單元輸出。送到不同單元輸出。1 1、邏輯示意圖、邏輯示意圖 ( (二二) ) DMUX邏輯電路邏輯電路1:4線分配器線分配器 STA1 A0f0 f1 f2 f3D2 2、邏輯功能表、邏輯功能表輸入輸入輸出輸出 A1 A0 f0 f1 f2 f3 1 1 1 1 1 0 0 0 D 1 1 1 0 0 1 1 D 1 1 0 1 0

26、1 1 D 1 0 1 1 1 1 1 DST3 3、MUXMUX和和DMUXDMUX的應用的應用例如：利用數(shù)據(jù)選擇器和數(shù)據(jù)分配器設計實現(xiàn)8路數(shù)據(jù) 傳輸?shù)倪壿嬰娐啡⒆g碼器三、譯碼器 ( (一一) )定義定義將具有特定含義的一組將具有特定含義的一組( (n位位) )二進制碼辨認出來，二進制碼辨認出來，并轉換為一組并轉換為一組( (m位位) )高低電平信號。主要有高低電平信號。主要有二進制譯二進制譯碼器碼器、顯示譯碼器顯示譯碼器。( (二二) )二進制譯碼器二進制譯碼器 m = 2n ( (全譯碼器全譯碼器) ) ，輸入，輸入n位不同的代碼，在位不同的代碼，在m位位輸出中只有輸出中只有一個一個輸

27、出端呈現(xiàn)有效信號。輸出端呈現(xiàn)有效信號。 1 1、分類、分類 雙雙2：4 線譯碼器線譯碼器；3：8 線譯碼器線譯碼器； 4：16 線譯碼器線譯碼器 ( (74LS139) ) ( (74LS138) ) ( (74LS154) ) 3:8譯碼器譯碼器( (74LS138) )( (1 1) )邏輯結構邏輯結構 數(shù)據(jù)輸入：數(shù)據(jù)輸入：C、B、A 需要進行譯碼的輸入信號需要進行譯碼的輸入信號 譯碼輸出：譯碼輸出： Y0Y7 低電平有效低電平有效 使能輸入端使能輸入端 ：G1,G2A,G2BY7Y0G2AG2BG1C B A74LS138( (2 2) )邏輯符號邏輯符號( (3 3) )邏輯表達式邏輯

28、表達式Yi=miY7Y0G2AG2BG1C B A74LS138( (4 4) ) 74LS138邏輯功能表邏輯功能表使能輸入使能輸入G1 G2選擇輸入選擇輸入C B A輸輸 出出 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 00 0 1 1 0 1 1 1 1 1 1 1 00 1 0 1 1 0 1 1 1 1 1 1 00 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 01 0 1 1 1 1 1 1 0 1

29、 1 1 01 1 0 1 1 1 1 1 1 0 1 1 01 1 1 1 1 1 1 1 1 1 0( (5 5) )74LS138的擴展的擴展( (3/8擴展成擴展成4/16) )除了除了C,B,A三個數(shù)據(jù)輸入端以外，利用一個三個數(shù)據(jù)輸入端以外，利用一個使能端使能端作為第四個數(shù)據(jù)輸入端作為第四個數(shù)據(jù)輸入端( (數(shù)據(jù)最數(shù)據(jù)最高高位位) )。Y7Y01#1#G1 G2A G2B C B AY7Y02#2#G1 G2A G2B C B A+5VD2 D1 D0Y7Y0Y15Y8使能使能D3 使能端加有效電平使能端加有效電平( (1 1) ) 實現(xiàn)邏輯函數(shù)實現(xiàn)邏輯函數(shù)( (利用利用Yi = mi

30、) ) C,B,A作為三個輸入邏輯變量作為三個輸入邏輯變量 八個輸出端得到這三個輸入變量的全部最小項譯碼輸出八個輸出端得到這三個輸入變量的全部最小項譯碼輸出 利用附加門電路組合最小項，產(chǎn)生三變量邏輯函數(shù)利用附加門電路組合最小項，產(chǎn)生三變量邏輯函數(shù)3 3、譯碼器的應用、譯碼器的應用例：例：ABCCBACBACBAF17421mmmm7421mmmm76532mmmmF7653mmmm+5VA B CY7Y0G2AG2BG1C B A74LS138Y6 Y5 Y4 Y3 Y2 Y1F1F2控制器和控制器和處理器處理器I/O端口地址端口地址I/O請求請求端口地址譯碼器端口地址譯碼器A3A2A1A00

31、123456789101112131415監(jiān)視器監(jiān)視器I/OEN鍵盤鍵盤I/OEN打印機打印機I/OEN調(diào)制解調(diào)制解調(diào)器調(diào)器 I/OEN外接存外接存儲盤儲盤EN其它其它I/OEN數(shù)據(jù)總線數(shù)據(jù)總線( (三三) )顯示譯碼器顯示譯碼器1 1、數(shù)字顯示器、數(shù)字顯示器七段字符顯示器七段字符顯示器( (分段式分段式) )a ag gf fe ed dc cb b數(shù)字顯示電路：顯示器、譯碼器和驅(qū)動器數(shù)字顯示電路：顯示器、譯碼器和驅(qū)動器半導體發(fā)光二極管半導體發(fā)光二極管( (LED數(shù)碼管數(shù)碼管) )共陰極共陰極高電平驅(qū)動高電平驅(qū)動abgh配合配合74LS482 2、七段顯示譯碼器、七段顯示譯碼器七段七段顯示顯

32、示譯碼譯碼器器A2A3A1A0YaYeYbYcYdYgYf 四位四位8421BCD碼碼譯成譯成 七位二進制代碼七位二進制代碼 ( (顯示器所需的驅(qū)動信號顯示器所需的驅(qū)動信號) )( (4：7線譯碼器，部分譯碼器線譯碼器，部分譯碼器) )功能：功能：提供給提供給七段字符七段字符顯示器以十進制數(shù)字形式表示顯示器以十進制數(shù)字形式表示BCD碼所碼所需的驅(qū)動信號。需的驅(qū)動信號。特點：特點：對應某一組對應某一組n位位數(shù)碼輸入，在數(shù)碼輸入，在m位輸出中應位輸出中應有有幾幾個確定個確定的輸出端呈現(xiàn)有效信號的輸出端呈現(xiàn)有效信號。例：顯示數(shù)字例：顯示數(shù)字“0”。為驅(qū)動共陰極顯示器，使用。為驅(qū)動共陰極顯示器，使用7

33、4LS48 A3 A2 A1 A0=0000YaYf=1，Yg=0af段亮，段亮，g段滅段滅顯示顯示 ，表示數(shù)字表示數(shù)字“0”a ag gf fe ed dc cb b3 3、74LS48 ( (BCD碼譯碼驅(qū)動器碼譯碼驅(qū)動器) )74LS48A2A3A1A0YaYeYbYcYdYgYf十進制數(shù)字十進制數(shù)字輸入輸入輸出輸出 A3 A2 A1 A0 a b c d e f g 01234567810111213141590 0 0 0 1 1 1 1 1 1 00 0 0 1 0 1 1 0 0 0 00 0 1 0 1 1 0 1 1 0 10 0 1 1 1 1 1 1 0 0 10 1 0

34、 0 0 1 1 0 0 1 10 1 0 1 1 0 1 1 0 1 10 1 1 0 1 0 1 1 1 1 10 1 1 1 1 1 1 0 0 0 01 0 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 1 0 1 11 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 段段a的邏輯表達式：的邏輯表達式： am0+m2+m3+m5+m6+m7+m8+m9aA3+A1+A2A0+A2A0 00 01 11 10 10110100A1A0A3A2 0 1 3 2 4 5 7 612 13 15 14 8 9 11 10111111A

35、1A3A2A0A2A011四、編碼器四、編碼器( (一一) )定義定義 編碼：編碼：用一組符號按一定規(guī)則表示給定字母、數(shù)字、用一組符號按一定規(guī)則表示給定字母、數(shù)字、符號等信息的方法，編碼的結果是代碼。符號等信息的方法，編碼的結果是代碼。 普通編碼器普通編碼器 優(yōu)先編碼器優(yōu)先編碼器 編碼器：編碼器：把輸入的每一個高低電平信號編成一個把輸入的每一個高低電平信號編成一個對應的二進制代碼。對應的二進制代碼。( (m位不同的信號，至少需要位不同的信號，至少需要n位位二進制數(shù)編碼。二進制數(shù)編碼。) )( (二二) )普通編碼器普通編碼器 任何時刻只允許輸入任何時刻只允許輸入一個一個編碼信號編碼信號( (一

36、根輸入線有信號一根輸入線有信號) )(1 1)編碼表編碼表3 I30 0 1 1IiD C B A0 I00 0 0 0 1 I10 0 0 1 I8 1 0 0 0 I7 0 1 1 12 I20 0 1 0 I40 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I9 1 0 0 1456789(2 2)表達式表達式D=I8+I9C=I4+I5+I6+I7B=I2+I3+I6+I7A=I1+I3+I5+I7+I9例：例：I9=1，DCBA=1001=( (9) )10I6=1，DCBA=0110=( (6) )10說明：輸入說明：輸入 接收一個代表十進制數(shù)的按鍵信號接收一個代表十進

37、制數(shù)的按鍵信號 輸出輸出 8421BCD碼，代表一個按鍵碼，代表一個按鍵 ( (三三) ) 優(yōu)先編碼器優(yōu)先編碼器( (74LS148) ) 允許多個已具有優(yōu)先順序排隊的輸入信號同時有允許多個已具有優(yōu)先順序排隊的輸入信號同時有效，只對效，只對優(yōu)先級最高優(yōu)先級最高的一個輸入信號進行編碼。的一個輸入信號進行編碼。1 1、邏輯結構、邏輯結構 編碼數(shù)據(jù)輸入端：編碼數(shù)據(jù)輸入端：8 8個個，I7、I6、I5、I4、I3、I2、I1、I0I7優(yōu)先級最高，優(yōu)先級最高，I0優(yōu)先級最低優(yōu)先級最低( (低電平有效低電平有效) ) 編碼數(shù)據(jù)輸出端：編碼數(shù)據(jù)輸出端：Y2、Y1、Y0三位二進制輸出三位二進制輸出( (反碼輸

38、出反碼輸出) ) 使能輸入端使能輸入端ST：ST= 0時，編碼器工作時，編碼器工作2 2、邏輯示意圖、邏輯示意圖I0 I1 I2 I3 I4 I5 I6 I7 STY2 Y1 Y0 Yex Ys74LS148 使能輸入端使能輸入端ST：ST= 0時，編碼器工作時，編碼器工作3 3、功能表、功能表ST I0 I1 I2 I3 I4 I5 I6 I7Y2 Y1 Y0YexYs =1，編碼器不工作，無論輸入為何值，編碼器不工作，無論輸入為何值， =111Y2 Y1 Y0 STST =0，輸入全為輸入全為1，無編碼輸入無編碼輸入， =111Y2 Y1 Y0 =0，編碼器工作，至少有一個輸入為編碼器工作

39、，至少有一個輸入為0 低電平有效低電平有效 按優(yōu)先順序編碼，如按優(yōu)先順序編碼，如I0=0， =111STY2 Y1 Y0 11 1 111011111111 1 1 11000 0 0 001001 0 0 10100 1 1 0 1 00100 1 1 1 0 1 10100 1 1 1 1 1 0 00100 1 1 1 1 1 1 0 10100 1 1 1 1 1 1 1 1 001 0 0 1 1 1 1 1 1 1 1 1 101I7 I6 I5 I4 I3 I2 I1 I0例：輸入例：輸入=11100101輸出：輸出：Y2 Y1 Y0=011I4( ( 優(yōu)先，對其編碼優(yōu)先，對其編

40、碼) ) 優(yōu)先編碼器的工作原理：輸入端優(yōu)先級順序為優(yōu)先編碼器的工作原理：輸入端優(yōu)先級順序為 ，當某輸入端有低電平輸入時，且比它優(yōu)先級高的輸入端無低電平當某輸入端有低電平輸入時，且比它優(yōu)先級高的輸入端無低電平輸入時，輸出端才輸出對應該輸入端的代碼。輸入時，輸出端才輸出對應該輸入端的代碼。I7 I6 I0I7 I6 I5 I4 I3 I2 I1 I0例：輸入例：輸入=11111000輸出：輸出：Y2 Y1 Y0=101I2( ( 優(yōu)先，對其編碼優(yōu)先，對其編碼) ) V 0132465798123456789Y3Y2Y1Y074LS147R0R1R2R3R4R5R6R7R8R9147147的輸出都為

41、高電平，表示按鍵的輸出都為高電平，表示按鍵0按下按下。* *5 5、擴展、擴展關鍵：正確使用關鍵：正確使用 、 和和STYexYS例：兩片例：兩片74LS148( (8：3編碼器編碼器) )接成接成16：4編碼器編碼器( (原碼原碼) )16：4編碼器：輸入編碼器：輸入A15A0 16位位，A15優(yōu)先級最高優(yōu)先級最高，A0優(yōu)先級最低優(yōu)先級最低 輸出輸出Z3Z0 4位位，16組組4位二進制代碼位二進制代碼 00001111Ys I7 I0STYex Y2 Y1 Y0 ( (1) )I7 I0STYs Yex Y2 Y1 Y0 ( (2) )A15 A8 A7 A0Z0Z1Z2Z3Ys I7 I0

42、 STYex Y2 Y1 Y0 ( (1) )I7 I0 STYs Yex Y2 Y1 Y0 ( (2) )A15 A8A7 A0Z0Z1Z2Z3Z3Z2Z1Z0=1011 ( (m11) )片片2：封鎖封鎖，Y2Y1Y0=111例：例：A11=0 ( (片片1的的I3 ) ) Z3Z2Z1Z0=0101 ( (m5) )片片2：工作工作，Y2Y1Y0=010片片1：Ys =0，Yex=1，Y2Y1Y0=111片片1：Yex =0，Y2Y1Y0=100，Ys =1例：例：A8 A15全高全高，A5=0 ( (片片2的的I5 ) )五、數(shù)據(jù)比較器五、數(shù)據(jù)比較器( (一一) )定義：定義：完成兩個

43、位數(shù)相同的二進制數(shù)碼大小比較的完成兩個位數(shù)相同的二進制數(shù)碼大小比較的組合邏輯電路。組合邏輯電路。a3 b3 a2 b2 a1 b1 a0 b0 74LS85 A B A=B Ab a=b aB A=B Ab a=b ab L1 L3 L2數(shù)據(jù)輸入數(shù)據(jù)輸入 a3 -a0，b3 -b0：用做比較的數(shù)據(jù)用做比較的數(shù)據(jù)( (4位位) )級聯(lián)輸入級聯(lián)輸入 ab：擴展連接時使用。擴展連接時使用。( (實現(xiàn)實現(xiàn)4位以位以上數(shù)碼比較時，輸入低位芯片的比較結果上數(shù)碼比較時，輸入低位芯片的比較結果) )比較結果輸出比較結果輸出 AB：三個輸出中只有一個高三個輸出中只有一個高電平，它代表兩個數(shù)據(jù)的比較結果。電平，它

44、代表兩個數(shù)據(jù)的比較結果。 3 3、邏輯功能表、邏輯功能表提示：在進行四位數(shù)比較時提示：在進行四位數(shù)比較時( (1片片74LS85工作時工作時) )，必須將級聯(lián)輸入必須將級聯(lián)輸入 ab接地接地，a=b接接高高電平電平。 比較輸入比較輸入級聯(lián)輸入級聯(lián)輸入輸出輸出a3b3 a2b2a1b1a0b0ab aB Ab3 1 0 0 a3b2 1 0 0a3=b3a2b1 1 0 0a3=b3a2=b2a1b0 1 0 0a3=b3a2=b2a1=b1a0B A=B AB A=B Aba=baba=bab aB Ab aB A=B AB中斷優(yōu)先級判別邏輯電路中斷優(yōu)先級判別邏輯電路六、加法器六、加法器( (

45、一一) )定義：定義：計算機或其他數(shù)字系統(tǒng)中對二進制數(shù)據(jù)進計算機或其他數(shù)字系統(tǒng)中對二進制數(shù)據(jù)進行運算處理的基本組合邏輯電路。行運算處理的基本組合邏輯電路。( (二二) )一位加法器一位加法器1 1、半加器、半加器HA ( (兩個一位的二進制數(shù)相加，未考慮由低位來的進位信號兩個一位的二進制數(shù)相加，未考慮由低位來的進位信號) ) A B SH CH( (1 1) )真值表真值表0 0 0 00 1 1 01 0 1 01 1 0 1( (2 2) )表達式表達式BASHABCHHAscAB半加器2 2、全加器、全加器FA( (考慮由低位來的進位考慮由低位來的進位) )( (1 1) )真值表真值表

46、Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1( (2 2) )表達式表達式從真值表得：從真值表得：1iiiiCBAS1iiiiiiC)B(ABACFACi-1CiSiAiBi全加器( (三三) )多位加法器多位加法器并行加法器：兩個并行加法器：兩個n位數(shù)相加，由位數(shù)相加，由n個全加器組成，每個全加器個全加器組成，每個全加器的輸入為的輸入為Ai，Bi，Ci-1。 ( (A，B的的n位同時提供給全加器位同時提供給全加器) )1 1、串行進位、串行進位F

47、A4FA3FA2FA1A4 B4 A3 B3 A2 B2 A1 B1 S4 S3 S2 S1C0C1C2C3C4簡單，運算速度不高簡單，運算速度不高( (低位的進位影響高位的運低位的進位影響高位的運算算,2n,2n級延遲級延遲) )例：兩個例：兩個4位二進制數(shù)相加位二進制數(shù)相加( (A4A3A2A1，B4B3B2B1) )2 2、超前進位、超前進位設計思想：每位的進位信號設計思想：每位的進位信號Ci只與加數(shù)只與加數(shù)Ai、被加數(shù)被加數(shù)Bi以及以及 最低位進位最低位進位C0有關有關，而與相鄰低位的進位而與相鄰低位的進位Ci-1無關無關。實現(xiàn)：各位的進位信號同時產(chǎn)生。實現(xiàn)：各位的進位信號同時產(chǎn)生。例

48、：兩個例：兩個4位二進制數(shù)相加位二進制數(shù)相加( (A4A3A2A1 ，B4B3B2B1) )0111CBAS1222CBAS2333CBAS3444CBAS011111C)B(ABAC122222C)B(ABAC233333C)B(ABAC344444C)B(ABACGi：進位產(chǎn)生變量進位產(chǎn)生變量 Gi =AiBi Pi：進位傳遞變量進位傳遞變量 Pi=Ai Bi Gi和和Pi僅與僅與Ai、Bi相關相關 0111CPGC0121221222CPPGPGCPGC01231232332333CPPPGPPGPGCPGC0123412342342443444CPPPPGPPPGPPGPGCPGC,C

49、)B(ABAC011111122222C)B(ABAC,C)B(ABAC233333344444C)B(ABAC 由由Gi和和Pi 3 3、4位超前進位加法器位超前進位加法器74LS283( (1 1) )邏輯結構示意圖邏輯結構示意圖FA3A3B3P3G3C3S3FA1A1B1P1G1C1S1FA2A2B2P2G2C2S2FA4A4B4P4G4C4S4超超前前進進位位電電路路PIGIC0 S4 S3 S2 S1 COA4 A3 A2 A1 CI B4 B3 B2 B174LS283( (2 2) )邏輯示意圖邏輯示意圖利用加法器實現(xiàn)組合邏輯利用加法器實現(xiàn)組合邏輯例：設計一個能將例：設計一個能將BCD碼轉換為余碼轉換為余3碼碼的代碼轉換器的代碼轉換器分析：分析：由余由余3碼與碼與BCD碼的代碼碼的代碼表可知，余表可知，余3碼的碼的函數(shù)表函數(shù)表達式達式為：為：Y3Y2Y1Y0=DCBA+0011四位全加器四位全加器C0C BA1A0A1A2A3B0B1B2B300C4S0S1S2S3Y0Y1Y2Y3D利用利用4位全加器位全加器實現(xiàn)實現(xiàn)余3碼0011BCD碼投票系統(tǒng)投票系統(tǒng)ABCi-1Ci12341234ABC0ABCi-1CiC41234BC