高速ECL邏輯入門

1、SmarteebitPage of13SmarteebitPage of13高速ECL邏輯入門概述1.1定義ECL(EmitterCoupledLogic)，中文譯名“射極耦合邏輯”，是一種適合于高性能高速設計的數(shù)字邏輯，其工藝如下圖，由一個恒流源式差放電路的輸入端接收輸入信號，由差放電路的輸出端接射隨器形成輸出。8QInternalOutpit/ImpedanceVee圖1ECL工藝原理圖【注意】圖中的下拉電阻R必不可少，它在射隨器輸出與一個小于輸出低電平VOl的電壓之間，提供一個使射隨器工作于放大區(qū)的直流偏置。很多工程師在設計ECL電路時會漏掉這個電阻，導致ECL輸出電路無法工作。1.2E

2、CL邏輯的分類ECL器件有兩個供電電壓VCC和Vee。當Vee接地時，VCC接正電壓，這時的邏輯稱為PECL(PositiveECL)；當VCC接地時，VEE接負電壓，這時的邏輯稱為NECL(NegativeECL)，一般狹義的ECL指的就是NECL。起初的PECL器件是將VCC接+5V,后來為了直接利用廣泛使用的3.3V和2.5V電壓，出現(xiàn)了VCC=3.3V的LVPECL(LowVoltagePECL)和VCC=2.5V的2.5VPECL，有時把VCC=3.3V和2.5V的情況統(tǒng)稱為LVPECLoNECL也有同樣的情況。下面給出ONSEMI對ECL的電壓分類的表：表1根據(jù)電壓供應對ECL的分

3、類PECLVcc=5.0V,Vee=0.0VLVPECLVcc=3.3V,Vee=0.0V2.5VPECLVcc=2.5V,Vee=0.0V2.5VNECLVcc=0.0V,Vee=-2.5VLVNECLVcc=0.0V,Vee=-3.3VNECLVcc=0.0V,Vee=-5.0V需要指出的是，PECL和ECL并不是指兩種不同的ECL器件，而是同一個ECL器件在不同電壓供應下的表現(xiàn)。也就是說，一個ECL器件，當你給它的電壓供應是VCC=5V,VEE=0V時，它就稱為PECL，當你給它的電壓供應是VCC=0V，Vee=-5V時，它就稱為NECL，如此CCEE而已。1.3ECL邏輯適合高速設計的

4、特點相對于傳統(tǒng)的CMOS和TTL工藝，ECL具有以下適合高速電路的特點：ECL的低輸出阻抗(68ohm)和高輸入阻抗(可以看作無窮大)使之可以適合于驅(qū)動長的可控阻抗傳輸線。它可以驅(qū)動50130ohm特征阻抗的傳輸線而交流特性并沒有明顯的改變。ECL邏輯的swing小(典型800mV),高低電平之間的轉(zhuǎn)換迅速；帶來的交流功耗更??；而且可以減少在高速應用中串擾(crosstalk)和EMI帶來的問題。ECL器件的工藝使之能夠提供差分信號，這是TTL和CMOS工藝所不具備的。而差分信號的優(yōu)點眾所周知抗共模干擾能力強，接收容差大，無須額外參考電平來作為判決門限。ECL比TTL或CMOS消耗更多的直流功

5、耗，但是ECL的交流功耗相對于頻率來說近似為常數(shù)，而TTL和CMOS的交流功耗是隨頻率的增加而增加的。也就是說，在高速應用中，ECL器件并不比TTL或CMOS器件在功耗問題上處于劣勢。在時鐘分配的應用方面，由于ECL器件對電壓和溫度的變化不如TTL和CMOS器件敏感，由ECL時鐘驅(qū)動產(chǎn)生的時鐘并發(fā)性更好，也就是說，輸出時鐘之間的skew更小。相對于同為差分邏輯的LVDS，ECL具有以下特點：支持更高的速度。受工藝的限制，LVDS邏輯很少有高于1.5GHz的應用，而ECL邏輯可以應用高于3GHz的場合。支持更遠距離的傳輸。在大背板或較長線纜的高速信號傳輸場景下，ECL顯然比LVDS更加勝任。對傳

6、輸線阻抗的適應范圍更寬。LVDS屬于電流型驅(qū)動，其終端100ohm匹配電阻兼有產(chǎn)生電壓的功能。因此，為了不改變信號擺幅，該電阻的阻值一般不能取100ohm以外的值。這意味著為了保證較好的信號完整性，LVDS傳輸線的阻抗只能控制在50ohm附近。而ECL可以驅(qū)動的傳輸線阻抗范圍要寬得多。功耗較LVDS高。ECL邏輯的直流特性ECL邏輯的高低電平之差一般為800mV,其中心參考電平VBB根據(jù)VCC變化，一般為VCC-1.3V。因此，ECL的電平隨VCC的不同而不同。如：PECL，VBB=5V-1.3V=3.7V，VOH=4.1V，VOL=.3V；TOC o 1-5 h zBBOHOLLVPECL，

7、VBB=3.3V-1.3V=2V，VOH=2.4V，VOL=1.6V；BBOHOL對于所有的NECL(Vee=-5V、-3.3V、-2.5V)，均是VBB=0V-1.3V=-1.3V，VOH=-0.9V,EEBBOHVOL=-1.7V。以上的直流特性只是對一般而言，實際上到具體的器件上還是會稍有不同，同一器件的輸入和輸出也不一樣。設計者應該認真參考器件的DATASHEET來獲得其準確的直流特性。VCC的大小不但決定了Vbb的大小，而且任何VCC上的變化都會以1：1的形式影響一個ECL器件輸出電平的變化，因此，對于一個ECL器件來說，保持VCC的干凈很重要。關(guān)于直流特性，還有很重要的一點就是兩個

8、ECL器件之間的接口，也就是說，我們要特別關(guān)注Driver的輸出是否在Receiver的輸入的容差范圍之內(nèi)。我們稱這個容差范圍為“接收窗口”如果Driver的輸出沒有落在這個接收窗口之內(nèi)，就有可能造成接收端的誤判，從而造成設計上的失敗。因此看兩個ECL器件是否能夠互連，對于Driver，只要是從DATASHEET中得到其輸出高電平VOH和輸出低電平的VOL的范圍；對于Receiver，只要看其關(guān)于接收窗口的一些指標，分兩種情況：2.1單端信號BoundaryThre-shold對于單端信號我們要關(guān)注的是輸入高電平vIH和輸入低電平vIL的最大和最小值，vIH的最大和最小值構(gòu)成了VH的接收窗口，

9、VL的最大和最小值構(gòu)成了VL的接收窗口，如下圖：IHinaxHIGH站HminLOWv_mnThre-sholdBoundary圖2單端信號接收窗口當Driver的VOH范圍全部落入Receiver的Vt口窗口之內(nèi)，Driver的VOL范圍全部落入ReceiverOHIHOL的VL窗口之內(nèi)時，可以保證Receiver可以正確接收Driver的輸出，否則會有潛在的互連不正確的可能。2.2差分信號對于差分信號，要關(guān)注的指標是VtHCmr(輸入高電平共模范圍)和差分信號的峰峰值Vpp范圍。如某器件工作在PECL模式下，其指標如下：V=2.0VVV=5.0VVHCMR(M=)150mVVTHr.2Rt

10、3圖11Y型端接這是通過Rt3的分壓作用來在Rt1和Rt2的短路處得到等效的Vtt電壓。Rt3的值由以下分壓公式得到：V-V=V+PEEOHOLV2TT其中R=R。t1t20這樣，每對差分線會增加一個Rt3電阻，并且增加了在Rt3上消耗的直流功耗。下表是ONSEMI給出的Rt3對應不同PECL情況的值：表4Y型端接Rt3各參考值*Vcc=5.0V*Vcc=3.3V*Vcc=2.5VZoRtiRt2Rt3ZoRtiRt2Rt3ZoRtiRt2Rt35050i50112505050，65050；5021.27070701567070706470707029.77575751667575756875

11、757531.88080810179808080:28080:8033.990909)02019090908290909038.110010()10022310010010(9110010010042.412012()12026812012012()10912012012050.815015()15033515015015()13615015015063.6Y型端接只能用于差分線，用于單端時不能用簡單的分壓原理來得到Vtt。如仿真圖，藍色的線是用想用分壓來獲得VTT并進行阻抗匹配而得到的波形，可以看到，產(chǎn)生了嚴重的上下過沖，它并不能起到端接的作用。OSCILLOSCOPE500.C700.C9

12、00.01100.01300.(:1500.0V1700.01900.02100.02300.0.*、1%/J1I!L斥-/JfV.1.0002.0003.0004.0006.0007.0008.0009.0005.000Time(ns)Designfile:SM_SINGLEECL.TLNDesigner:SmarteebitBoardSim/LineSim,HyperLynxDate:SundayOct.10,2004Time:23:18:22Cursor1,Voltage=-1.0441V,Time=2.603nsCursor2,Voltage=-1.9103V,Time=1.697ns

13、DeltaVoltage=866.2mV,DeltaTime=905psShowLatestWaveform=YESProbe1:U(A1)Probe4:U(B1)0.00010.000圖12Y型端接不能用于單端信號3.3戴維南端接戴維南端接是可以省卻額外的VTT電源的另外一種端接方式，帶來的同樣是設備量和直流功耗的增加。示意圖如下：SmarteebitPage of13SmarteebitPage #of13R2DriverT-LineZ3_)(a)單端(b)差分SmarteebitPage #of13圖13戴維南端接根據(jù)戴維南定理，只要R和R2滿足下面的式子，就可以使戴維南端接與Vtt端接

14、等效:fV-V)CCEECCTT，0NSEMI給出了不同PECL情況下對應的R1和R2的值如下表：R2_Z0(V-VR=R1(V-V)CCTT21V-VTTEESmarteebitPage #of13SmarteebitPage of13表5戴維南端接對應的各電阻值Vcc=5.0VVcc=3.3VVcc=2.5VZoR1R2ZoR1R2ZoR1R2508312550127835025062.570117175701781157035087.575125188751901237537593.8801332008020313280400100901502259022914990450112.510

15、016725(1100253165100500125.512020030(1120305198120600150150250375150381248150750187.5戴維南端接消耗的直流功耗可以是Vtt端接的10倍,所幸的是這些功耗都是消耗在端接電阻上，對于輸出和輸入器件，并無功耗的增加。而且，由于電路的非理想情況(如VCC的上下波動等)，Vtt端接仍然有可能使射隨器晶體管進入截止區(qū)，而戴維南端接在這方面具有更強的魯棒性。3.4串行端接串行端接功耗最小，但一般的說法是串行端接只適用于低頻應用(MICREL提出為小于100MHz時的應用)示意圖如下：圖14串行端接dPRWIVEE串行端接的原

16、理是消除源端的二次反射，所以要求Rs+Ro=Z0,即Rs=Z0-Ro，其中Ro為輸出設備的輸出阻抗，一般的ECL器件輸出則抗Ro為68ohm。對于Rpd值的確定，各廠商推薦方法不一，ONSEMI的做法是令R(K)ZRpdZ00S其中KZ0是一個系數(shù)，對于不同的系列有不用的值，如下表：表6ONSEMI給出的串行端接各KZ0值SeriesKZo10EP4.0100LVEL4.0110EL5.9910E7.10100E6.57MICREL給出的方法則比較簡單，直接令KZ0=1O，如果一個輸出驅(qū)動n個輸入，貝I再將得到的Rpd的值除以n。以下是對ONSEM啲EP100系列IBIS模型做的串行端接和并行

17、端接的對比，用偽隨機碼產(chǎn)生250MHz數(shù)據(jù)，其中藍色眼圖為VTT端接，紅色眼圖為串行端接。可以看到，串行端接引入了額外的延時，且SWING更大，在這里已經(jīng)進入了KEEPOUT區(qū)域。除此之外并未發(fā)現(xiàn)其他信號完整性上的差異。OSCILLOSCOPEDesignfile:SM_SERIESVSPARELL.TLNDesigner:SmarteebitBoardSim/LineSim,HyperLynx1:U(B0)4:U(B1)Date:WednesdayOct.20,2004Time:22:07:25Cursor1,Voltage=-1.0079V,Time=2.008nsCursor2,Volt

18、age=-1.9974V,Time=6.407nsDeltaVoltage=989.5mV,DeltaTime=4.399ns圖15除以上介紹的幾種端接方式之外，還有電容耦合和二極管端接等幾種端接方式，因為不太常用，所以省略。3.5差分信號用于單端時的端接注意事項如果對差分信號只使用其中的一根信號線，那么為了保證不會出現(xiàn)設計上的失敗，對另外一根信號線(unusedpin)定要作妥善的處理。正確的做法是：對于輸出的unusedpin,要對其進行與輸出信號線同樣的端接；對于輸入的unusedpin，要將其連接到VBB參考電平。VBB=VCC-1.3V,是ECL邏輯的中心電平。下圖是MICREL公司對unusedpin進行處理的一個例子，輸出信號使用了戴維南端接，所以未使用的輸出同樣適用戴維南端接;未使用的輸入端通過50ohm電