集成電路原理：延時

1、延時延時的定義延時（輸入輸出比）傳播延時最大延時污染延時最小延時上升延時下降延時時間（波形內部）上升時間下降時間邊沿速率延時的定義傳播污染最大最小按輸出的反轉上升tpdrtcdr下降tpdftcdfpdf propagation delay fallcdr contamination delay rise延時的定義指的是特定器件或模塊輸入輸出的時序關系輸入變化到輸出發(fā)生變化所需要的時間一般以到達VDD/2的時間取點對于復合邏輯，和輸入端口的輸入模式有關對于多器件的級聯(lián)，還與輸出所經歷的路徑有關互聯(lián)線也會帶來延時最典型的為全局時鐘信號的延時芯片設計的其中一個最重要的目的，就是規(guī)劃延時傳播延時（反

2、相器）定義變化發(fā)生的時間為幅度中點以輸出的上升或下降命名只有一個輸入和一個輸出故沒有最大、最小之分但有上升、下降之分tpdf是傳播下降延時tpdr是傳播上升延時NAND門傳播延時，輸入模式相關從邏輯符號看，A和B端口是對稱的從晶體管電路圖看，對稱性指存在于上拉網絡模式共有3種上拉的情況（上升）3種下拉的情況（下降）可從靜態(tài)或動態(tài)的角度分析參見Rabaey Chap 6.2.1ABABFintABF模擬的例子延時的增加的最大改變在上升/下降時間的變化量化的一般標準是上升或下降經過VDD/2的時間點tpdrtcdrRabaey, ch. 6上升下降兩輸入NAND門的等效RC模型將每個NMOS和PM

3、OS分別等效成理想開關加溝道電阻（1）將關鍵節(jié)點上的電容集總成等效負載（2），和內部節(jié)點電容（3）ABABABABFintFintFintCintCL123輸入模式的主要分析方法分析的幾個切入點對于并聯(lián)的晶體管，需要考慮晶體管的導通數(shù)量對于串聯(lián)的晶體管，需要考慮其閾值受到的影響（中間節(jié)點電勢）對于中間節(jié)點，需要考慮其充放電的狀態(tài)或過程ABABFintABABFintFintCintCL到達時間到達時間差異的來源有前級輸入端口間的時間差異（前級傳播時延的不同）所經過的鏈路上器件的差異（不同路徑）本級輸入模式帶來的時間差異（本圖沒有體現(xiàn)）可以說本圖是按最大到達時間來計算所謂的關鍵路徑，指的是最大或

4、最小的到達時間所經過的路徑Weste, ch. 4121233污染時延的重要性時序的優(yōu)化層次結構/微結構級邏輯級電路級版圖級瞬態(tài)響應的模型從物理模型出發(fā)了解延時ABVB=VDDVG=VA=VDD穩(wěn)態(tài)ABVB=VDDVG=VA=0初態(tài)VG=VDDVDS電容放電過程的形式注意電阻放電的電壓改變是隨著電壓變化的電流隨電壓降低而降低電流保持不變電阻放電電流源放電VVIR+-+-VtVtdVdtdVdtdVdt分段法（肖克利模型）000.5120406080(V)t (ps)階躍輸入恒定電阻放電電流源放電12VDD-Vt1212取VG=VDD曲線分段模型VDDVDD-VtVDSIDSVDSIDSVDSI

5、DSVDD/2分段法公式假設NMOS瞬間導通，PMOS瞬間截止，過程描述NMOS導通后以NMOS的飽和區(qū)分界，即VB=Vds=Vg-Vt=VDD-Vt其中，Vg=VDD，VB=Vds根據(jù)觀察電路得到根據(jù)NMOS的IV特性求得（Weste，Eq. 2.2）與實際情況的偏差未考慮溝道調制效應（飽和區(qū)IV曲線有斜率，偏離理想電流源）未準確描述飽和及電阻區(qū)交界處的實際情況未考慮PMOS截止所經歷的飽和及電阻區(qū)Weste飽和區(qū)電阻區(qū)注意已經包含了,Cox,和W/L考慮電流競爭輸入VA的上升過程中000.5120406080(V)t (ps)階躍輸入SPICE模型肖克利模型自舉（Bootstrapping

6、）與SPICE模型比較有偏差描述你所看到的偏差并解釋肖克利延時較接近SPICE？（誤差？）總體上低估了延時12.5(ps)15.8(ps)000.5120406080(V)t (ps)階躍輸入SPICE模型RC模型肖克利模型自舉（Bootstrapping）12.5(ps)15.8(ps)如果用一個RC模型。Weste，Ex 4.1Wn1mnMOS寬度Cout20fF輸出（負載）電容L50nm溝道長度VDD1.0V電源電壓Vt0.3V閾值電壓tOX10.5柵氧厚度80cm2/Vs遷移率找到負載電容仿真的例子使用Multisim和MOSIS的TSMC 0.25m工藝未考慮擴散電容基于SPICE的

7、MOS LEVEL 3可與Rabaey的Ex 5.5比較tpdf 和tpdr是多大？tcdf 和tcdr是多大？總結從物理上建立模型需要分段和非線性方程（偏離的線性）是運用計算機仿真的基礎仿真模型可以是簡化的，也可以是考慮全面的仿真模型能最大限度的反映真實情況但并不是所有的參數(shù)都有很直接的物理意義（可能是Empirical的）但是，設計者做定性和直觀的分析需要能反映本質的模型和物理量盡量接近實際狀況的結果，趨勢和量級要對可為設計、改進做指導計算需要盡量簡單（盡量線性）模型建立測量參數(shù)提取模型優(yōu)化模擬仿真設計優(yōu)化芯片制造版圖設計規(guī)則檢查手動估算設計修改簡化RC延時模型學習目的最終的目的是快捷的分

8、析單個晶體管（反相器）的延時物理上理解時延過程本質就是輸出電容的充放電建立輸出電容（寄生、自載、負載、后級輸入）的概念根據(jù)電容原理將晶體管輸入輸出電容等效成負載建立驅動（充電、放電）晶體管的（平均）等效電阻概念根據(jù)特性將等效電阻電容與晶體管寬度掛鉤建立時間常數(shù)的概念描述延時延時（名詞）時延（動詞）Desert, Record, Research, house, close RC延時模型的目的嘗試用時間常數(shù)=RC來描述翻轉（充放電）過程等效電阻是溝道的電導的倒，是IV曲線在工作區(qū)間內的平均值一般工作在飽和區(qū)的VDD到VDD/2之間飽和區(qū)需要注意有長溝道調制系數(shù)LAMBDA等效電容需要具體分析掌握

9、工作區(qū)域適當?shù)暮喕Ｐ妥プ≈饕?，省略次要或二階項找到合適的比例和晶體管寬度掛鉤充放電（上升、下降）過程是可以相互等效的一階瞬態(tài)響應具體內容在信號與系統(tǒng)的拉普拉斯變換中任何線性系統(tǒng)都適用，值得常?；仡檿r域分析微分方程線性！一階！頻域分析系統(tǒng)傳輸函數(shù)（拉普拉斯變換）電路圖VCVi一階階躍響應的時間常數(shù)一階放電的時間常數(shù)是下降到1/e=0.379的時間1/e=RC一階充電的時間常數(shù)是上升到(1-1/e)=0.621的時間1/e=RC晶體管延時所關注的時間常數(shù)為0.5幅度時間 1/2 = 1/e ln2所以，以R1/2C計算時間時可以把R1/2=ln2 R作為等效電阻所以，任何計算時，需要確定和比較

10、1/2和1/e時間一般1/e時間更多的用在物理層面，1/2時間多在工程層面時間較1/e時間更加對稱（工程喜歡對稱，可以簡化）10.80.60.40.2002340.50.62110.80.60.40.2002340.5tVoutVDDVoutVDDt0.379其他值得注意的特征10.80.60.40.2002340.510.80.60.40.2002340.5tVoutVDDVoutVDDt一階模型是除了線性模型外工程學中另一個大量使用的模型（RC電路）二階模型中的諧振也是大量運用（RLC電路）二階系統(tǒng)有兩個時間常數(shù)當其中一個為主導的時候即：C1乘以和C2的共享路徑電阻加上C2乘以其電阻這也是

11、Elmore時延模型的一種情況Elmore延時模型：路徑電阻只有一個輸入點（源）所有電容都在節(jié)點和地之間不包含任何電阻回路Rabaey 4.4.3任何節(jié)點i的路徑電阻Rii值從源到i節(jié)點所需經過路徑上的電阻任何兩節(jié)點i和j間的共享路徑電阻Rij為i路徑電阻和j路徑電阻交集的和1C1C2C3C4C51111R1R2R3R4R5R44=R1+R3+R4R55=R1+R3+R5R22=R1+R2R12=R1R24=R1R25=R1R45=R1+R3Elmore延時模型：節(jié)點時延1C1C2C3C4C51111R1R2R3R4R5任何節(jié)點i的響應輸入源的時延是所有節(jié)點電容的時間常數(shù)的和電容的時間常數(shù)中的

12、電阻用節(jié)點與目標電容節(jié)點的共享電阻代替D5=R1C1+R1C2 +(R1+R3)C3+(R1+R3)C4 +(R1+R3+R5)C5D4=R1C1+R1C2 +(R1+R3)C3+(R1+R3)C4 +(R1+R3)C5無分支RC鏈主要應用在多輸入復合邏輯中時延的研究及對電阻-電容導線時間常數(shù)的計算1C1R1C2C3Ci-1CiCN23i-1iR2R3RiRiRNDi=C1R1+C2(R1+R2)+C3(R1+R2+R3)+ +Ci(R1+R2+R3+Ri) +CN(R1+R2+R3+Ri) =C1R1+C2(R1+R2)+C3(R1+R2+R3)+(Ci+CN)(R1+R2+R3+Ri)與C

13、i的共享路徑電阻Ci的路徑電阻CN與Ci的共享路徑電阻=Ci的路徑電阻輸入（源）輸出（響應）說明Elmore模型是通過主要時間常數(shù)的一階近似更嚴謹?shù)哪Ｐ蛯⑻峁┹^精確的上屆和下屆（Upper and Lower Bounds）Elmore近似大多數(shù)情況下落在中間Elmore模型可以用在復合邏輯的充放電時間上（傳播時延）也可以用在互聯(lián)金屬線（電阻電容線）的模型上Elmore有用，但只是近似從單位反相器到邏輯門單位反相器的概念溝道長度L為工藝所能達到的最小值一般與工藝技術節(jié)點相當0.25m 工藝為 0.25 m0.18 m 工藝為 0.18 m溝道有時會比工藝節(jié)點還小65 nm工藝的溝道長度為50

14、nmNMOS的晶體管寬度W為1個單位其電阻為R所有端口（柵、源、漏）電容為CR為之前所說的R1/2=ln2 R1/e, 故1/2延時直接由RC獲得 （不用再乘ln2=0.379）柵、源、漏的電容都等效到GNDPMOS的晶體管寬度W為r個單位其電阻仍為R所有端口（柵、源、漏）電容為rC本例中r=2，RPMOS=R, CPMOS=2C單位反相器(Unit Invertor)213112r=2r=3工藝A工藝B2C2CCCNMOS/PMOS等效電阻和電容（scaling k）定義單位反相器的NMOS的等效電阻為R效電容為C寬度k倍于標準的NMOS電阻為R/k （反比）電容為kC （正比）寬度k倍于標

15、準的PMOS電阻為rR/k （多了比例系數(shù)）電容仍為kCNMOS簡化模型尺寸r=2標準反相器的電阻電容NMOSPMOSr (ratio)12k (sizing scale)12ResistanceRrR/k=RCapacitanceCkC=2C1312NMOSPMOSr (ratio)13k (sizing scale)13ResistanceRrR/k=RCapacitanceCkC=3C標準反相器延時（無負載）注意，實際上單位反相器的上升和下降時間是不對稱的，但相對比較接近12YA3CRR3CRRtr=3RCtf=3RCR已經含ln2標準反相器的延時通常作為其他門的標準 為=3RC根據(jù)標準

16、r得到一般邏輯門電路最壞情況下的上、下拉電阻和標準反相器匹配上拉：單個PMOS導通，須和標準PMOS一樣W=2下拉：兩個NMOS串聯(lián)，每個須為標準NMOS的一半W=22ABABYint12YAABABYint1ABABYint2222根據(jù)標準r得到一般邏輯門電路2ABABYint12YA22222ABABYint13YA33222ABABYint11442ABABYint116622復合邏輯門電路(r=2)ABDCYABCD12YA2244224422ABDCYABC4224421222AOI22AOI21復合邏輯門電路(r=2)ACDBYACBD12YA2244224422ABCYABC42

17、422OAI222222OAI21復合邏輯門電路(r=3)ABDCYABCD13YA2266226622ABDCYABC6226621222復合邏輯門電路(r=3)ACDBYACBD13YA2266226622ABCYABC6263OAI222222OAI21節(jié)點電容(無擴散區(qū)合并)2ABABYx22222ABABYx1144Y 節(jié)點上，看到的是PMOS A和B的Cd，W=2和NMOS A的 Cd，W=2CY=2C+2C+2C=6Cx 節(jié)點上，看到的是NMOS A的Cs和NMOS B的Cd，W=2Cx=2C+2C=4Cx 節(jié)點上，看到的是PMOS A的Cd和PMOS B的Cs，W=4Cx=4C

18、+4C=8CY 節(jié)點上，看到的是NMOS A和B的Cd，W=1和PMOS B的 Cd，W=4CY=1C+1C+4C=6C輸入A和B均看到一對PMOS和NMOS的Cg，故CA=CB=2C+2C=4C輸入A和B均看到一對PMOS和NMOS的Cg，故CA=CB=1C+4C=5C版圖設計影響1：擴散區(qū)大小的幾種情況擴散區(qū)大小是由版圖限制或決定的Metal1需要4，Metal1與Poly間隔需要，Poly間隔3Weste，Ch 2, Fig. 2.8wCwCwC/2wCwCwCwCwCwCwC共享節(jié)擴散區(qū)的兩個晶體管CCCC2NAND門的實際情況Y輸出上是4C，中間節(jié)點x上的是C，其他接地不算2C2C/

19、22C2C2C2CxY2C22C2C2C2C2C2ABABYx22224CCNAND門充放電電路（模式相關時延）注意這里的假設（Cx是否帶電，和之前的狀態(tài)有關）同時注意使用的Elmore模型注意我們忽略了對抗驅動的影響（充、放電時的下、上拉網絡的驅動強度）ABABYx2ABABYx22224CC4CCtf(worst)(R/2)C+(R/2+R/2)4C=4.5RCR/2R/2ABABYx4CCRRtr(worst)=R4C+RC=5RC=5/3 ABABYx4CCRRtr(medium)=(R)4C=4RCA=1-0,B=1A=1, B=1-0A=B=0-1ABABYx4CCRRtr(bes

20、t)=(R/2)4C=2RCA=B=1-0NOR門的實際情況Y輸出上是5C，中間節(jié)點是2C4C/24C4CCCC2ABABYx1144CCC4C24C4C練習，分析NOR門延時的情況三輸入與非門(NAND3)的例子NAND3未考慮P型擴散區(qū)的合并及N型擴散區(qū)的縮小下降延時（放電）上升延時（充電）假設PMOS只一個導通NMOS只一個斷開必要條件PMOS全部斷開NMOS全部導通不確定的條件之前的狀態(tài)找到各輸入情況下的寄生延時考慮P型擴散區(qū)的合并棒圖的分析233C2C2C3C/23C/2版圖設計的影響2：寬晶體管的折疊（Folding）折疊可以保持溝道電阻一樣的同時，減少擴散電容復合門，簡化分析（只

21、關注鏈路電容）充電時間：(R/2)(8C)+R(6C) = 10RC (只算充電鏈路上的電容)【忽略了對x1的充電】放電時間： (R/2)(C)+R(6C) = 6.5RC (只算放電鏈路上的電容）【忽略了對x2的放電】1226C448C4Cx2x1Y線性延時模型和驅動其他邏輯門級聯(lián)反相器節(jié)點B上的電容包括（1）自身的（漏極）擴散電容（2）導線的電容（暫時忽略）（3）負載的反相器的柵電容反相器級聯(lián)把所有電容等效成接地的電容3CR3C11單位反相器級聯(lián)tp=R(3C)+R(3C)=2驅動反相器的自負載（寄生電容）負載反相器的（柵電容）總的時延由：驅動反相器的寄生延時和負載反相器的負載延時（努力延

22、時）組成3CR3C11 123CR6C216CR/23C226CR/26Ctp=9RC=3=3RC+6RCtp=6RC=2=3RC+3RCtp=4.5RC=1.5=3RC+0.5R3Ctp=6RC=2=3RC+0.5R6C寄生時延與驅動的尺寸無關，與負載亦無關是本征的（因為變寬的同時，電容和電阻反向變化）-我們稍后會看到，這其實只與結構有關-并用邏輯努力來定義這種關系單位反相器驅動m個完全相同的單位反相器1mtpd=(3+3m)RC=(1+m)1111延時隨著負載門的尺寸的增加線性增長延時隨著負載門的數(shù)量的增加線性增長m個w 倍單位反相器驅動m個完全相同的單位反相器tpd=(3w+3m)C(R

23、/w)=(3+3m/w)RC =(1+m/w)w111加寬驅動反相器降低了總延時（因為電阻小了，驅動能力強了）減少的主要部分來自負載的充放電但寄生延時并沒有減少（因為電阻小的同時、自寄生電容大了）同時，變大的驅動反相器需會有更大的輸入電容（驅動他的前級會看到更大的負載）m個扇出 h 的概念（Fanout）扇出h為外部負載（不計算寄生）比上驅動門的輸入電容h=3mC/3wC=m/w驅動門的擴散電容是寄生的內部負載，外部無關負載是所驅動的門的輸入電容的總和輸入負載寄生/內部負載注意這里反相器寄生等于輸入但計算扇出是外部的負載比上驅動門的輸入（柵電容）tpd=(3w+3m)C(R/w)=(1+m/w

24、)=(1+h) 這里(1+h)中的1來自寄生電容，由驅動的反相器結構決定，和驅動反相器的尺寸w無關。推廣到其他門，則可以說tpd=(p+h) 。p是我們將引入的寄生延時概念應用扇出計算單位反相器驅動與非門11NAND門的輸入電容為4C扇出h=4C/3C=4/3用反相器的(p+h) 計算tpd=(1+4/3)=7/3應用RC模型計算得：tpd=R(3C+4C)=7RC=(7/3)3RC4C3C124C6C扇出h=4C/6C=4/6=2/3用反相器的(p+h) 計算tpd=(1+2/3)=5/3應用RC模型計算得：tpd=(R/2)(6C+4C)=5RC=(5/3)3RC228C6C扇出h=8C/

25、6C=4/3tpd=(1+4/3)=7/3應用RC模型計算得：tpd=(R/2)(6C+8C)=7RC=(7/3)3RC注意，tpd只表示從驅動輸入到輸出的這段時延單位反相器驅動單位NAND22x單位反相器驅動單位NAND22x單位反相器驅動2x NAND2邏輯努力g的概念114C3C6Ctpd=R(6C+3C)=9RC=(3)3RC=3其中寄生時延為6RC，外部時延為3RC扇出h=3C/4C=3/4使用前面算法tpd=(2+3/4)=7/3?tpd=(2+(4/3)3/4) =(p+gh)124C6C6C不考慮擴散電容合并128C6C12Ch=6C/4C=3/2tpd=(p+gh)=(2+(

26、4/3)(3/2) =4 tpd=R(6C+6C)=4h=6C/8C=3/4tpd=(p+gh)=(2+(4/3)(3/4) =3tpd=(R/2)(12C+6C)=3使得負載延時與扇出系數(shù)有關，并之和驅動門結構相關術語本征延時 p邏輯努力 g扇出系數(shù) h又稱電氣努力時延 d=p+gh努力延時f=gh又稱單級(stage)努力也叫門(gate)努力全部是相對值沒有單位注意符號上Weste和Rabaey會有區(qū)別，特別是h和fDelay in a Logic Gate70Gate delay:d = h + peffort delayintrinsic delayEffort delay:h =

27、g flogical efforteffective fanout = Cout/CinLogical effort is a function of topology, independent of sizingEffective fanout (electrical effort) is a function of load/gate sizeRabaey參考書Logical Effort:Designing Fast CMOS CircuitsIvan E. SutherlandBob F. SproullDavid L. Harris驅動能力與g的關系邏輯努力g與驅動強度的概念1111

28、 計算器件結構的邏輯努力使得該結構的上拉和下拉電阻和單位反相器一樣求該情況下其輸入電容與標準反相器電容的比值該器件的寄生延時和單位反相器的比值由于上下拉的R和單位反相器一樣，其實是求C的比值這一切都和所參考的標準，單位反相器有關這里極端簡化，忽略了中間節(jié)點電容，及不考慮電容合并（也就是一切電容只與晶體管尺寸有關，與其連接的方式無關）3輸入NAND門的邏輯努力Cin=5, g=5/3, Cin=3, g=3/3=1, Cout=3, pinv=3RC=1222333Cout=9, p=9/3=3222333將單位反相器延時歸一化為13輸入NOR門的邏輯努力Cin=7, g=7/3,Cin=3,

29、g=3/3=1, Cout=3, p=1=3RCCout=9, p=9/3=36標準66111666111將單位反相器延時歸一化為1各類門邏輯努力g與輸入的關系工藝比例r=2的情況下NAND門的邏輯努力隨n增大NOR門的邏輯努力隨2n增大三態(tài)門和多路開關的邏輯努力保持為2XOR和XNOR門最大，且與輸入端口有關注意相同輸入下NOR的邏輯努力更大注意XOR，XNOR最大各類門邏輯本征延時p與輸入的關系工藝比例r=2的情況下NAND門與NOR門的本征延時均相同因為Cout永遠一樣三態(tài)門和多路開關隨2n變化說明注意r=3的情況3339993Cin=6, g=6/4=3/2, Cout=12, p=1

30、2/4=3Cin=10, g=10/4=5/2, Cout=12, p=12/4=3Cin=4, g=4/4=1, Cout=4, p=1=4RC單位反相器，r=3扇出例子:一級門驅動數(shù)個門假設65nm工藝中單位反相器的為3ps，計算扇出等于4的時候的反相器延時利用前面的扇出公式，得到這里的h=4單位反相器寄生延時p=1單位反相器邏輯努力g=1d=p+gh=1+14=5tpd=d=53=15ps歸一化延時實際延時級聯(lián)例子（1）：環(huán)形振蕩器每級均為單位反相器，p=1,g=1每個反相器看到的扇出為 h=1每級反相器的歸一化時延 d=p+gh=1+11=2, 即tpd=23=6psN 級反相器共時延

31、 2N（一個翻轉需要傳播的歸一化時間）發(fā)生兩次翻轉的時間為一個周期，T=22N=4N所以震蕩頻率為1/T=1/4N假如=3ps, 而N=31，則f=1/(4 31 3ps）=2.7GHz考慮3輸入NAND扇出到h個同樣的NAND門外部負載為5hC，扇出為f=5hC/5C=h下降延時，（放電的等效電路）寄生，內負載扇出，電氣努力，外負載寄生時延，本征時延努力時延，外部時延p=d+gh=4+(5/3)h上升延時，（充電的等效電路）須考慮最壞情況，A=B=1, C=1-0ABC從數(shù)據(jù)表中提取邏輯努力局限性路徑邏輯努力多級邏輯網絡路徑邏輯努力為各級邏輯努力的積G=gi路徑電氣努力為輸出與輸入的比：H=

32、Cout/Cin我們設計時只知道兩端的要求及中間的邏輯結構，不知道電氣特性（需要依據(jù)大小設計）路徑努力為各單級努力的積（沒有分支）：F=fi= gihiF=GH核心概念：先不管中間門的尺寸，只在乎須要的邏輯，和輸入輸出電容有分支的情況分支努力是：當前驅動晶體管后級的總輸入電容比上待考察路徑上的輸入電容增大分支努力代表著總的電氣努力加大了（）F=GBH引入分支努力：B=bi分支努力：b=(Conpath+Coffpath)/Conpath多級網絡的延時路徑努力延時加上路徑寄生延時的和是最終延時目的：最小路徑努力延時DF（因本征延時和尺寸無關）先只管電氣努力，然后可以根據(jù)g來求扇出（尺寸）D=di

33、=DF+Pd1=p1+g1h1=p1+f1di=pi + gihi= pi+ fid2=p2+g2h2=p2+f2dN=pN+gNhN=pN+ fNDF=fiP= piD=di=DF+PDF=fiP= pi優(yōu)化的限制與目的鉛筆實驗F=16, N=4級，1,2,2,4, 和92,2,2,2, 和81,1.78,3,3 和8.78F=fiN=known number限制（約束條件）最小化在所有數(shù)的乘積一定的約束條件下，所有數(shù)都相等時達到和是最小的D=di=DF+P由于P= pi不變最小化DF=fif1=f2=fi=F(1/N)例子1求G=gi求H=Cout/Cin求F=GBH求fi=F1/Nd遞推各級大小zyx例子1求G=gi = 1(5/3)(4/3)1 = 20/9求H=Cout/Cin = 20 /10 = 2求F=GBH = 20/92 = 40/9求fi=F1/N = 1.45遞推各級大小z 1(20/z)=1.91 z=20/1.91=10.47y gh=f (4/3)(z/y)=1.91 y=(4/3)(10.47/1.91)=7.3x (5/3)(y/x)=1.91 x=(5/3)7.3/1.9