集成電路設(shè)計(jì)課件

1、第四章集成電路設(shè)計(jì)第四章集成電路是由元、器件組成。元、器件分為兩大類： 無(wú)源元件 電阻、電容、電感、互連線、傳輸線等有源器件 各類晶體管 集成電路中的無(wú)源源件占的面積一般都比有源器件大。所以設(shè)計(jì)時(shí)盡可能少用無(wú)源元件，尤其是電容、電感和大阻值的電阻。IC中有多種電容結(jié)構(gòu) MOS 電容結(jié)構(gòu) PN結(jié)電容結(jié)構(gòu) 金屬叉指電容結(jié)構(gòu) 多晶硅/金屬-絕緣體-多晶硅電容 I C中主要電容器 MOS 電容 PN結(jié)電容 4.1 集成電路電容器 MOS電容器與平板電容和PN結(jié)電容都不相同。 因?yàn)榻饘?氧化物-半導(dǎo)體層結(jié)構(gòu)的電容具有獨(dú)特的性質(zhì)。 電容電壓特性取決于半導(dǎo)體表面的狀態(tài), 隨柵極電壓變化，表面可處于： 積累；

2、耗盡; 反型. 一、MOS電容器1. MOS 電容結(jié)構(gòu)金屬sio2半導(dǎo)體diVGC= Ci CsCi +Cs串聯(lián)PN+sio2金屬金屬ToxN+Psio2縱向結(jié)構(gòu)橫向結(jié)構(gòu)MOS 電容電容量Cox= A0 sio2ToxTox: 薄氧化層厚度；A: 薄氧化層上 金屬電極的面積。一般在集成電路中Tox 不能做的太薄，所以要想提高電容量，只能增加面積。 N+層為了減小串聯(lián)電阻及防止表面出現(xiàn)耗盡層。 集成電路中要制作一個(gè)30 pF的MOS電容器，所用面積相當(dāng)于25個(gè)晶體管的面積。AlSiO2ALP+P-SUBN-epiP+N+N+ MOS電容P N+PN外延NN+P PN結(jié)電容 在PN結(jié)反偏時(shí)的勢(shì)壘電

3、容構(gòu)成的電容器 PN結(jié)電容與 MOS電容的數(shù)量級(jí)相當(dāng)。P襯+-二、PN結(jié)電容突變PN結(jié)電容計(jì)算公式： PN結(jié)電容與雜質(zhì)濃度有關(guān) ，若考慮橫向擴(kuò)散 ： 總結(jié)面積 = 底面積 + 4個(gè)側(cè)面積A=xjW 2 + 4W2W: 正方形pn 結(jié)擴(kuò)散區(qū)的邊長(zhǎng)。 參考P45 2.42發(fā)射區(qū)擴(kuò)散層隔離層隱埋層擴(kuò)散層PN結(jié)電容P襯底SiO2-P+隔離+N+埋層N+ 發(fā)射區(qū)P+ N-+CjsP 基區(qū)三、 平板電容 4.2 集成電阻器及版圖設(shè)計(jì)集成電路中的電阻 無(wú)源電阻 通常是合金材料或采用摻雜半導(dǎo)體制作的電阻薄膜電阻擴(kuò)散電阻溝道電阻有源電阻將晶體管進(jìn)行適當(dāng)?shù)倪B接和偏置，利用晶體管的不同的工作區(qū)所表現(xiàn)出來(lái)的不同的電阻

4、特性來(lái)做電阻1、合金薄膜電阻 摻雜多晶硅薄膜也是一個(gè)很好的電阻材料，廣泛應(yīng)用于硅基集成電路的制造。 采用一些合金材料沉積在二氧化硅或其它介電材料表面，通過(guò)光刻形成電阻條。常用的合金材料有：鉭 Ta 鎳鉻Ni-Cr 氧化鋅 ZnO 鉻硅氧 CrSiO薄層電阻不同摻雜濃度的半導(dǎo)體具有不同的電阻率，利用摻雜半導(dǎo)體的電阻特性，可以制造電路所需的電阻器。 2、多晶硅薄膜電阻3、摻雜半導(dǎo)體電阻方塊電阻的幾何圖形 R設(shè)計(jì)時(shí)只需考慮電阻的長(zhǎng)寬比即可，R 根據(jù)工藝調(diào)整例：設(shè)計(jì)一個(gè)2k基區(qū)電阻。一般基區(qū)擴(kuò)散的方塊電阻為200/，所以只要構(gòu)造長(zhǎng)寬比為10的圖形即可。根據(jù)摻雜工藝來(lái)分類擴(kuò)散電阻 對(duì)半導(dǎo)體進(jìn)行熱擴(kuò)散摻雜

5、而構(gòu)成的電阻，精度較難控制離子注入電阻 離子注入方式形成的電阻，阻值容易控制，精度較高利用與集成電路兼容的擴(kuò)散工藝構(gòu)成的電阻器利用與集成電路兼容的擴(kuò)散層構(gòu)成，主要根據(jù)摻入雜質(zhì)濃度和擴(kuò)散形成的結(jié)深決定阻值。 發(fā)射區(qū)的摻雜濃度高，電阻最小基區(qū)電阻相對(duì)大，集電區(qū)的最大 擴(kuò)散電阻N集電區(qū)擴(kuò)散電阻N+ N+ 基區(qū)擴(kuò)散電阻N PN+發(fā)射區(qū)SiO2RP+襯底R(shí)N+ 埋層N外延集電區(qū)P+P基區(qū)外延層擴(kuò)散電阻N發(fā)射區(qū)擴(kuò)散電阻(發(fā)射區(qū)擴(kuò)散層) 溝道電阻（夾層電阻）利用不同摻雜層之間的溝道形成的電阻器溝道電阻RR=減小結(jié)深，增加方塊電阻的阻值；溝道電阻制作大阻值電阻的基本思想。即兩擴(kuò)散層之間的溝道因結(jié)深難以精確控制

6、，所以溝道電阻的阻值也不能精確控制，精度要求高的電路不能采用溝道電阻。 PN+ NINPI外延層溝道電阻基區(qū)溝道電阻P電阻取決于夾層電阻率和結(jié)深MOS多晶硅電阻柵氧化層多晶硅場(chǎng)氧化層RR 集成電路中幾種擴(kuò)散電阻器的比較電阻類型方塊電阻/口相對(duì)誤差%溫度系數(shù)10-6/基區(qū)100-2002015002000發(fā)射區(qū)2-1020+6000集電區(qū)100-10003可控基區(qū)溝道21010350+2500外延層25 10330+3000外延層溝道4101037+3000薄膜3+200擴(kuò)散電阻的功耗限制單位電阻面積的功耗 PAR單位電阻條寬的工作電流IW(PA/ R)1/2單位電阻條寬的最大工作電流IW ma

7、x(PA max/ R)1/2(PA max/ R)1/2R越大，R越小， 擴(kuò)散電阻的最小條寬版圖設(shè)計(jì)規(guī)則所決定的最小擴(kuò)散條寬工藝水平和擴(kuò)散電阻精度要求所決定的最小擴(kuò)散條寬電阻最大允許功耗所決定的最小擴(kuò)散條寬在設(shè)計(jì)時(shí)應(yīng)取最大的一種擴(kuò)散電阻的最小條寬WRmin受三種因素的限制： b.基區(qū)電阻等效模型 c.襯底電位與分布電容 集成電路中電阻模型集成電路中電阻基本是由各擴(kuò)散層形成，除了電阻本身，有反偏的PN結(jié)特性，帶來(lái)附加的電阻和電容(寄生參數(shù))襯底s，n端接最高電位防止電阻器的pn結(jié)正偏使電阻失效晶體管有源電阻采用晶體管進(jìn)行適當(dāng)連接并使其工作在一定的狀態(tài)，利用它的導(dǎo)通電阻作為電路中的電阻元件使用

8、雙極晶體管和MOS晶體管都可用作有源電阻MOS管有源電阻器MOS有源電阻及其I-V曲線 晶體管有源寄生電阻N+PN+ P襯底IcR1R2R3R4R5R c= R 1 +R 2+ R 3+ R 4+ R 5雙極晶體管集電區(qū)電阻 集成電路中集電區(qū)電阻Rc要比分立管的大。Rc的增大 會(huì)影響高頻特性和開(kāi)關(guān)性能。R 1 長(zhǎng)方體電阻 R 2 埋層拐角體電阻R 3 梯形電阻 R 4 埋層拐角體電阻 R 5 長(zhǎng)方體電阻 分別計(jì)算出各區(qū)的電阻后相加 參看書(shū)：P.152為方便起見(jiàn)常將集電極電流流經(jīng)的區(qū)域劃分為五個(gè)區(qū) 4.3 集成電路的互連技術(shù)和電感互連線 單片芯片上器件之間互連：金屬化工藝，金屬鋁薄膜 電路芯片與

9、外引線之間的連接(電路芯片與系統(tǒng)的互聯(lián))：引線鍵合工藝為保證模型的精確性和信號(hào)的完整性，需要對(duì)互連線的版圖結(jié)構(gòu)加以約束和進(jìn)行規(guī)整。 在連接線傳輸大電流時(shí)，應(yīng)估計(jì)其電流容量 并保留足夠裕量。 各種互連線設(shè)計(jì)應(yīng)注意的問(wèn)題為減少信號(hào)或電源引起的損耗及減少芯片面積，連線應(yīng)盡量短。 為提高集成度，在傳輸電流非常弱時(shí)如： MOS柵極，大多數(shù)互連線應(yīng)以制造工藝 提供的最小寬度來(lái)布線。 集成電路總電感可以有兩種形式 單匝線圈 多匝線圈 多匝螺旋型線圈 三. 集成電路的電感多匝直角型線圈 單匝線圈4. 4 集成器件和電路版圖設(shè)計(jì)一. 版圖設(shè)計(jì)方式主要規(guī)定了掩模版各層圖形的寬度、間隔、重疊和兩個(gè)獨(dú)立的層間距離等的

10、最小允許值。版圖設(shè)計(jì)規(guī)則是連接電路設(shè)計(jì)者和電路生產(chǎn)者之間的橋梁 PN+ N - Si集電區(qū)基區(qū)發(fā)射區(qū)集電極引線基極引線 發(fā)射極 引線P N+PN外延NN+P+-PN結(jié)電容微米設(shè)計(jì)規(guī)則 以微米為尺度表示版圖最小允許值得大小。設(shè)計(jì)規(guī)則 以為基本單位的幾何設(shè)計(jì)規(guī)則。 將版圖規(guī)定尺寸均取為的整數(shù)倍來(lái)表示。 有兩種設(shè)計(jì)規(guī)則：微米設(shè)計(jì)規(guī)則，設(shè)計(jì)規(guī)則控制掩模版各層圖形的寬度、間隔和兩個(gè)獨(dú)立的層間距離實(shí)際工藝中，值不能簡(jiǎn)單的按比例壓縮，仍然保留微米設(shè)計(jì)規(guī)則按比例縮小原則CV規(guī)則是在保持器件和電路中各點(diǎn)電位不變的條件下，盡量來(lái)縮小尺寸，以提高器件和電路的有關(guān)性能 。CE縮小規(guī)則基本指導(dǎo)思想是在MOSFET內(nèi)部電

11、場(chǎng)不變的條件下，通過(guò)按比例縮小器件的縱向和橫向尺寸（與此同時(shí)，電源電壓和閾值電壓也要與器件尺寸縮小相同的倍數(shù)），以提高跨導(dǎo)和減小負(fù)載電容，從而達(dá)到增強(qiáng)集成電路性能的目的 為了提高器件和IC的頻率、速度性能，就需要縮小器件的特征尺寸。按比例縮小規(guī)則（scaling law）就是為了方便設(shè)計(jì)集成電路(IC)所采取的一種規(guī)則 N 外延 集電區(qū) N +埋層 p - Si P 基區(qū)N+N+集成電路工藝流程針對(duì)大量應(yīng)用的NPN管設(shè)計(jì)的PNP晶體管制作需要采用與NPN管兼容的技術(shù)襯底PNP管 發(fā)射區(qū)是利用NPN晶體管的基區(qū)兼容而成的 基區(qū)就是原來(lái)的外延層 集電區(qū)為襯底NPN晶體管橫向PNP管P型發(fā)射區(qū)和集電

12、區(qū)是在標(biāo)準(zhǔn)基區(qū)P擴(kuò)散流程中形成的N型基區(qū)就是外延層，基極的引線區(qū)是在標(biāo)準(zhǔn)發(fā)射區(qū)N+ 擴(kuò)散形成N 外延 集電區(qū) N +埋層 p - Si P 基區(qū)N+N+多極NPN管電流大，使電流均勻分布。將集電極、基極、發(fā)射極分為多個(gè)電極，電極用金屬電極連 接在一起。集電區(qū)用一個(gè)埋層，集電極引線孔處要加N+擴(kuò)散。p159 圖4.11和圖4.12雙極型集成電路基本制造工藝相應(yīng)的版圖 第一次光刻N(yùn)+埋層擴(kuò)散孔光刻埋層氧化外延 第二次光刻P+隔離擴(kuò)散孔光刻 第三次光刻P型基區(qū)擴(kuò)散孔光刻 第四次光刻 N+發(fā)射區(qū)擴(kuò)散孔、集電極引線擴(kuò)散孔光刻 第五次光刻引線接觸孔光刻 第六次光刻金屬化內(nèi)連線光刻- 反刻鋁 柵壓為零時(shí)，溝

13、道不存在，加上一個(gè)正的柵壓才能形成N型溝道柵壓為零時(shí)，溝道已存在，加上一個(gè)負(fù)的柵壓才能使N型溝道消失柵壓為零時(shí)，溝道不存在，加上一個(gè)負(fù)的柵壓才能形成P型溝道。 柵壓為零時(shí)，溝道已存在，加上一個(gè)正的柵壓可以使P型溝道消失硅柵CMOS器件(反相器)一個(gè)增強(qiáng)型nMOS和增強(qiáng)型PMOS組成CMOS反相器工作原理輸入端高電平時(shí)：nMOS管導(dǎo)通，pMOS截止，輸出端通過(guò)導(dǎo)通的nMOS管接地，輸出端呈低電平輸入端低電平時(shí)：pMOS管導(dǎo)通，nMOS截止，輸出端通過(guò)導(dǎo)通的pMOS管接到VDD上，呈現(xiàn)高電平N阱CMOS設(shè)計(jì)規(guī)則表4.7列出的最小分辨率的微米規(guī)則與 規(guī)則工藝的特征尺寸，版圖基本幾何圖形及間隔MOS自隔離，P型襯底接地(Vss)，N阱區(qū)接VDD多晶硅作引線，為降低電阻，減小功耗，提高速度。多晶硅要重?fù)诫sN+減小接觸電阻，金屬與N+和P+接觸連接(歐姆接觸)；金屬與多晶硅和襯底接觸，需增大接觸面積N阱硅柵CMOS工藝流程CMOS反相器 版圖設(shè)計(jì)主要規(guī)定了掩模版各層圖形的寬度、間隔、重疊和兩個(gè)獨(dú)立的層間距離等的最小允許值六. 雙極和MOS集成電路的比較制造工藝 MOS電路的源、漏極可同時(shí)擴(kuò)散，只需1次擴(kuò)散就形成。 一般雙極電路至少需5次。工序和時(shí)間多，所以引入缺陷多，成品率低?；ミB線 IC中互連線占的面積非常大。因雙極電路輸入阻抗低，要比MOS互連線多許