《嵌入式系統(tǒng)原理與技術(shù)》課件第6章-研究生-SOC

1、1 SoC簡介System on Chip，片上系統(tǒng)，系統(tǒng)級芯片是ASIC (Application Specific Integrated Circuits) 設(shè)計方法學(xué)中的新技術(shù)以嵌入式系統(tǒng)為核心，以IP 復(fù)用技術(shù)為基礎(chǔ)，集軟、硬件于一體，并追求產(chǎn)品系統(tǒng)最大包容的集成芯片定義狹義上指在一個芯片上實現(xiàn)信號采集、轉(zhuǎn)換、存儲、處理和I/O 等功能，包含嵌入軟件及整個系統(tǒng)的全部內(nèi)容廣義上指一種芯片設(shè)計技術(shù)，可以實現(xiàn)從確定系統(tǒng)功能開始，到軟硬件劃分，并完成設(shè)計的整個過程。SoC的出現(xiàn)Flex CoreTM 系統(tǒng)1994 年MOTOROLA 公司用來制作基于68000TM 和Power PCTM 的定

2、制微處理器1995 年，LSILogic 公司為SONY 公司設(shè)計的SoC最早的基于IP ( Intellectual Property)核進(jìn)行的SoC 設(shè)計據(jù)預(yù)測，SoC 銷售額年增長率將超過20%。 SoC技術(shù)發(fā)展的背景嵌入式系統(tǒng)輔助設(shè)計的物理基礎(chǔ)微電子技術(shù)的不斷創(chuàng)新和發(fā)展兼容工藝技術(shù)-將差別很大的不同種器件在同一個芯片上集成 大規(guī)模集成電路的集成度和工藝水平不斷提高進(jìn)入到深亞微米和超深亞微米VLSI工藝技術(shù)器件特征尺寸越來越小，芯片規(guī)模越來越大數(shù)百萬門級的電路集成在一個芯片上計算機性能的大幅度提高軟件基礎(chǔ)EDA綜合開發(fā)工具的自動化和智能化程度不斷提高硬件描述語言(HDL)的發(fā)展為電子系統(tǒng)

3、設(shè)計提供了建立各種硬件模型的工作媒介運用VHDL等硬件描述語言不需要再像傳統(tǒng)的系統(tǒng)設(shè)計一樣，繪制龐大復(fù)雜的電路板，一點點的連接焊制，只需要使用精確的語言，綜合時序設(shè)計直接在器件庫中調(diào)用各種通用處理器的標(biāo)準(zhǔn)，然后通過仿真之后就可以直接交付芯片廠商進(jìn)行生產(chǎn)IP復(fù)用技術(shù)SoC設(shè)計的基礎(chǔ)IP 模塊知識產(chǎn)權(quán)核（Intellectual Property）一種預(yù)先設(shè)計好，已經(jīng)過驗證，具有某種確定功能的集成電路、器件或部件。芯核（CORE）：將已驗證的各種超級宏單元模塊電路制成芯核可以是：微處理器、存儲器、外設(shè)、多媒體、DSP、通信三 種不同形式軟IP 核(soft IP core)固IP 核(firm I

4、P core)硬IP 核(hard IP core)軟IP核基于IP 模塊功能的描述在抽象的較高層次上對IP 的功能進(jìn)行描述已經(jīng)過行為級設(shè)計優(yōu)化和功能驗證以HDL 文檔的形式提交給用戶包括邏輯描述、網(wǎng)表，以及一些可以用于測試，但不能物理實現(xiàn)的文件。靈活性大可移植性好硬IP核基于IP 模塊物理結(jié)構(gòu)的描述提供給用戶的形式電路物理結(jié)構(gòu)掩模版圖和全套工藝文件是可以拿來就用的全套技術(shù)優(yōu)點完成了全部的前端和后端設(shè)計已有固定的電路布局局和具體工藝可以確保性能縮短SoC 的設(shè)計時間缺點靈活性較差，難以移植固IP核基于IP 模塊結(jié)構(gòu)的描述介于硬IP 和軟IP 之間的IP 核一般以門電路級網(wǎng)表和對應(yīng)具體工藝網(wǎng)表的

5、混合形式提交用戶使用可以根據(jù)需要進(jìn)行修改，使它適合某種可實現(xiàn)的工藝流程IP復(fù)用技術(shù)SoC 設(shè)計普遍采用基于IP 模塊的設(shè)計方法可以把注意力集中于整個系統(tǒng)不必考慮各個模塊的正確性和性能縮短設(shè)計時間降低設(shè)計和制造成本提高可靠性使芯片設(shè)計從以硬件為中心，逐漸轉(zhuǎn)向以軟件為中心從門級的設(shè)計，轉(zhuǎn)向IP 模塊和IP 接口級的設(shè)計常用復(fù)用方法依靠固核，將電阻晶體管級 （RTL級）描述結(jié)合具體標(biāo)準(zhǔn)單元庫進(jìn)行邏輯綜合優(yōu)化，形成門級網(wǎng)表，再通過布局布線工具最終形成設(shè)計所需的硬核在深亞微米（DSM）下很難用軟的RTL綜合方法達(dá)到設(shè)計再利設(shè)計方法從電路設(shè)計轉(zhuǎn)向系統(tǒng)設(shè)計設(shè)計重心原重心：邏輯綜合、門級布局布線、后模擬現(xiàn)重心

6、：系統(tǒng)級模擬，軟硬件聯(lián)合仿真，以及若干個芯核組合在一起的物理設(shè)計IP 可復(fù)用SoC技術(shù)的優(yōu)點采用內(nèi)部訊號的傳輸，降低耗電量。系統(tǒng)整合在一塊芯片上，減少體積和重量在相同面積上整合更多的功能元件和組件，豐富系統(tǒng)功能。芯片內(nèi)部信號傳遞的距離縮短，速度提高IP模塊的出現(xiàn)可以減少研發(fā)成本，降低研發(fā)時間，可適度節(jié)省成本SoC技術(shù)的缺點IP核理解問題要將IP 模塊集成到SoC 中，要求設(shè)計者完全理解復(fù)雜IP 模塊的功能、接口和電氣特性，如微處理器、存儲器控制器、總線仲裁器等。時序問題隨著系統(tǒng)的復(fù)雜性的提高，要得到完全吻合的時序也越來越困難即使每個IP 模塊的布局是預(yù)先定義的，但把它們集成在一起仍會產(chǎn)生一些不

7、可預(yù)見的問題，如噪聲，這些對系統(tǒng)的性能有很大的影響。2 SoC設(shè)計流程SoC設(shè)計流程1功能設(shè)計設(shè)計功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格規(guī)劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè)計在電路板上。設(shè)計描述和行為級驗證依據(jù)功能將SOC 劃分為若干功能模塊，并決定實現(xiàn)這些功能將要使用的IP 核。用VHDL 或Verilog 等硬件描述語言實現(xiàn)各模塊的設(shè)計。利用VHDL 或Verilog 的電路仿真器，對設(shè)計進(jìn)行功能驗證（function simulation，或行為驗證 behavioral simulation）。SoC設(shè)計流程2邏輯綜合使用邏輯綜合工具

8、（synthesizer）進(jìn)行綜合。選擇適當(dāng)?shù)倪壿嬈骷欤╨ogic cell library），作為合成邏輯電路時的參考依據(jù)。邏輯綜合得到門級網(wǎng)表。門級驗證是寄存器傳輸級驗證。確認(rèn)經(jīng)綜合后的電路是否符合功能需求一般利用門電路級驗證工具完成。此階段仿真需要考慮門電路的延遲。SoC設(shè)計流程3布局和布線布局指將設(shè)計好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。各模塊之間的連線，產(chǎn)生的延遲會嚴(yán)重影響SOC的性能。電路仿真基于最終時序的版圖后仿真確認(rèn)在考慮門電路延遲和連線延遲的條件之下，電路能否正常運作。一般是使用SDF（標(biāo)準(zhǔn)延時）文件來輸入延時信息。仿真時間將數(shù)

9、倍于先前的仿真?？蓽y性設(shè)計技術(shù)三種方法：（1）并行直接接入技術(shù)（2）串行掃描鏈接入法（3）接入功能測試機構(gòu)完整的系統(tǒng)級芯片測試應(yīng)包括芯核內(nèi)部測試，周圍邏輯電路進(jìn)行跨芯核的測試，以及對用戶自定義邏輯電路的測試深亞微米SOC的物理綜合物理綜合過程分為初始規(guī)劃、RTL規(guī)劃和門級規(guī)劃三個階段初始規(guī)劃階段初始布局，將RTL模塊安置在芯片上完成I/O布局，電源線規(guī)劃根據(jù)電路時序分折和布線擁擠程度的分析，可重新劃分電路模塊頂層布線，進(jìn)行模塊間的布線提取寄生參數(shù)，生成精確線網(wǎng)模型，確定各RTL模塊時序約束，形成綜合約束RTL規(guī)劃階段對RTL模塊進(jìn)行更精確的面積和時序的估算通過RTL估算器快速生存門級網(wǎng)表，快速

10、布局獲得RTL模塊的更精確描述基于這種描述對布局頂層布線、管腳位置進(jìn)行精細(xì)調(diào)整獲得每一RTL模塊的線負(fù)載模型和精確的各模塊的綜合約束門級規(guī)劃對每一RTL級模塊獨立地進(jìn)行綜合優(yōu)化，完成門級網(wǎng)表，最后進(jìn)行布局布線對每一RTL模塊和整個芯片綜合產(chǎn)生時鐘樹進(jìn)行時序和線扔擠度分析，如果發(fā)現(xiàn)問題，可進(jìn)行局部修改由于物理綜合過程和前端邏輯綜合緊密相連，邏輯綜合是在布局布線的基礎(chǔ)上進(jìn)行，因此延遲模型準(zhǔn)確，設(shè)計反復(fù)較少設(shè)計驗證硬件/軟件協(xié)同驗證技術(shù)設(shè)計與驗證并行的模式從規(guī)格說明(Specification)確定起，采用驗證與設(shè)計并行的模式，正確預(yù)測項目時間進(jìn)度，及早的發(fā)現(xiàn)功能Bug，及時修正RTL代碼，實現(xiàn)設(shè)計

11、周期的可控性，保證項目進(jìn)度按時完成3Case study: Intel XScale PXA255XScale微架構(gòu)處理器的時鐘可以達(dá)1GHz、功耗1.6W,并能達(dá)到1200MIPS，最高端的嵌入式處理器型號：IOP310、IOP321、PXA210 、PXA 25X、 PXA 26X、 PXA 27X采用7/8級超級流水線動態(tài)跳轉(zhuǎn)預(yù)測、分支目標(biāo)緩沖器BTB(Branch Target Baffer)支持多媒體處理技術(shù) 新增乘/加器MAC、40位累加器、兼容ARM V5TE指令、特定DSP型協(xié)處理器CP0指令快存(I-Cache)： 32K字節(jié)數(shù)據(jù)快存(D-Cache)： 32K字節(jié)可以重構(gòu)為

12、28K字節(jié)片內(nèi)RAM微小數(shù)據(jù)快存(Mini-DCache)： 2K字節(jié)指令存儲器管理單元IMMU32路變換后備緩沖器TLB(快表)動態(tài)電源管理數(shù)據(jù)存儲器管理單元DMMU32路變換后備緩沖器TLB(快表)中斷控制器總線控制器1G字節(jié)/秒、ECC協(xié)議調(diào)試(Debug)接口：性能監(jiān)控： 協(xié)處理器CP14、硬件斷點、硬件觀察點、BKPT指令、異常中斷、JTAG接口、跡緩沖器XScale的處理核技術(shù)Intel, Intel XScale and the Intel logo are trademarks or registered trademarks of Intel Corporation or i

13、ts subsidiaries in the United States or other countries.PXA255 系統(tǒng)特性處理器運算速度400MHz采用CPU核心板加擴(kuò)展板的設(shè)計結(jié)構(gòu)使調(diào)試和使用靈活方便,擴(kuò)展方式得到延伸,客戶可以根據(jù)設(shè)計需要更換或升級核心板有效保護(hù)前期資源。外圍資源豐富，具有全功能串口（FFUART）、藍(lán)牙高速串口（BTUART）、SD/MMC/SDIO接口、CF卡接口、TTL電平UART接口、LCD擴(kuò)展接口、電源接口、USB接口、仿真器接口、JTAG接口、總線擴(kuò)展接口、AC97接口、麥克接口、耳機接口等多種接口。 PXA255系統(tǒng)結(jié)構(gòu)圖Case study: 矽

14、統(tǒng)SiS550SiS550單芯片整合了X86 CPU，南橋與北橋及GUI引擎支持2D繪圖引擎、 DFP/TV輸出、DSTN、PCI/USB/IDE、六聲道音效、LPT/CIR控制器與Flash ROM的接口SiS550定位在單一用途、功能簡易的 IA產(chǎn)品上如I-Box上網(wǎng)機、Web-Pad、Thin-Client、Pocket PC與IPC等Case study : 多芯核結(jié)構(gòu)ARM芯片為了增強多任務(wù)處理能力、數(shù)學(xué)運算能力、多媒體以及網(wǎng)絡(luò)處理能力，某些供應(yīng)商提供的ARM芯片內(nèi)置多個芯核常見的有ARM+DSP為增強數(shù)學(xué)運算功能和多媒體處理功能，在ARM芯片內(nèi)增加DSP協(xié)處理器ARM公司的Picc

15、olo DSP芯核、OAK公司16位定點DSP芯核、TI的TMS320C5000系列DSP芯核、Motorola的56K DSP芯核等。ARM+FPGA為提高系統(tǒng)硬件的在線升級能力，在ARM芯片內(nèi)部集成了FPGAARM+ARM為了增強多任務(wù)處理能力和多媒體處理能力，芯片內(nèi)置多個ARM核Portal player 公司的PP5002內(nèi)部集成了兩個ARM7TDMI 芯核可以應(yīng)用于便攜式MP3播放器的編碼器或解碼器MinSpeed公司多款高速通訊芯片中集成了24個ARM7TDMI內(nèi)核4 SoC設(shè)計中常用的總線結(jié)構(gòu)IBM公司的CoreConnect 總線ARM公司的AMBA 總線SilicoreCor

16、p公司的Wishbone 總線Altera公司的Avalon 總線CoreConnect總線CoreConnect 總線提供了三種基本結(jié)構(gòu)處理器內(nèi)部總線PLB (Processor Local Bus)為總線傳輸?shù)闹饕l(fā)出者和接受者之間提供高帶寬、低延遲的連接。片上外圍總線OPB (On-Chip Peripheral Bus)為連接具有不同的總線寬度及時序要求的外設(shè)和內(nèi)存提供了一條途徑，并盡量減小對PLB 性能的影響。設(shè)備控制總線DCR (Device Control Register)用來規(guī)范CPU 通用寄存器設(shè)備，控制寄存器之間傳輸數(shù)據(jù)。AMBA總線AMBA 總線體系結(jié)構(gòu)定義了2 種總線

17、：AHB (Advanced High-performance Bus)用于連接高性能、高吞吐率的設(shè)備，完成ARM 芯核與CPU外圍部分例如存儲通道控制器，DMA 控制器，SPI 接口等的整合。APB (Advance Peripheral Bus)專為降低功耗以及接口復(fù)雜性而設(shè)計的外圍互聯(lián)總線,它常被用于連接一些低帶寬、低速傳輸?shù)耐庠O(shè)Wishbone總線結(jié)構(gòu)極其簡單、靈活，又完全公開、完全免費，獲得眾多支持。只定義了一種高速總線，在既需要高速總線又需要低速總線的系統(tǒng)中，使用兩個Wishbone 接口，比起設(shè)計兩個不同的接口要簡單些。Avalon總線Altera 公司針對FPGA而設(shè)計的一種S

18、oPC 接口標(biāo)準(zhǔn)。提供了各設(shè)備之間連接的接口，可以用于片上處理器和外設(shè)之間的連接。特點：支持SoPC，結(jié)構(gòu)簡單和可參數(shù)化配置5 常用IP比較著名的IP 提供商包括：ARM、Rambus、synopsys、TTPCom、ParthusCeva、Virage Logic、Artisan、MIPS、Mentor 和Mosys 等公司。2002 年各嵌入式內(nèi)核所占的市場份額。ARM處理核ARM7采用ARMV4T結(jié)構(gòu)，分為三級流水，空間統(tǒng)一的指令與數(shù)據(jù)Cache小型、快速、低能耗、集成式RISC 內(nèi)核廣泛應(yīng)用于手持式計算、數(shù)據(jù)通信和消費類多媒體ARM9采用ARMV4T 結(jié)構(gòu)，采用五級流水處理以及分離的C

19、ache 結(jié)構(gòu)低價、低能耗、高性能系統(tǒng)微處理器，配有Cache、內(nèi)存管理和寫緩沖。多應(yīng)用于高級引擎管理、保安系統(tǒng)、頂置盒、便攜計算機和高檔打印機。ARM10采用ARMV5TE 結(jié)構(gòu)，采用六級流水處理，指令與數(shù)據(jù)分離的Cache 結(jié)構(gòu)。速度快，能夠支持多種商用操作系統(tǒng)，適用于高性能手持式因特網(wǎng)設(shè)備及數(shù)字式消費類產(chǎn)品。ARM11采用ARMV6 結(jié)構(gòu)，采用8 級流水處理，動態(tài)分支預(yù)測與返回堆棧。6 SoC的新發(fā)展SoPCSystem on a Programmable Chip，片上可編程系統(tǒng) SoC 設(shè)計依賴于固定的ASIC通常采用全定制和半定制電路設(shè)計方法，進(jìn)行修改、升級花費昂貴的代價進(jìn)行重復(fù)設(shè)

20、計可編程邏輯器件(PLD)的設(shè)計靈活開發(fā)周期較短規(guī)模效應(yīng)具有成本優(yōu)勢Altera 公司提出了基于PLD 的SoC 設(shè)計方案SoPCSoPC簡介SoC 技術(shù)和可編程邏輯技術(shù)結(jié)合的產(chǎn)物是一種特殊的嵌入式系統(tǒng)將處理器、存儲器、I/O口、LVDS、CDR等系統(tǒng)設(shè)計需要的東西集成到一個PLD器件上構(gòu)建成一個可編程的片上系統(tǒng)它是SoC可以由單個芯片完成整個系統(tǒng)的主要邏輯功能它還是可編程系統(tǒng)具有靈活的設(shè)計方式，可裁減、可擴(kuò)充、可升級并具備一定的系統(tǒng)可編程功能高靈活性、低成本SoPC的特點SoPC 結(jié)合了SoC、PLD 和FPGA 各自的優(yōu)點：至少包含一個嵌入式處理器內(nèi)核具有小容量片內(nèi)高速RAM 資源豐富的IP Core 資源可供選擇足夠的片上可編程邏輯資源處理器調(diào)試接口和FPGA 編程接口可能包含部分可編程模擬電路單芯片、低功耗、微封裝SoPC 解決方案舉例Nios軟核Altera 發(fā)布了Nios 處理器，推出了一