IC數(shù)字前端-數(shù)字后端-流程與工具課件

數(shù)字后端流程與工具電子科技大學(xué)通信學(xué)院111教研室版權(quán)所有數(shù)字后端流程與工具電子科技大學(xué)通信學(xué)院111教研室版權(quán)所有1Notes本PPT內(nèi)容是整個(gè)DDC項(xiàng)目組的集體學(xué)習(xí)研究成果感謝已經(jīng)畢業(yè)的曾經(jīng)參與后端項(xiàng)目的師兄師姐，以及各位老師。聞道有先后，術(shù)業(yè)有專攻共同學(xué)習(xí)，共同進(jìn)步大家有問題請(qǐng)直接請(qǐng)教熟悉相應(yīng)工具的同學(xué)。Tips：可以參考QUATURSII的designflow??！Notes本PPT內(nèi)容是整個(gè)DDC項(xiàng)目組的集體學(xué)習(xí)研究成果2Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)3Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)4基于standcell的ASIC設(shè)計(jì)流程數(shù)字前端設(shè)計(jì)。以生成可以布局布線的網(wǎng)表為終點(diǎn)。數(shù)字后端設(shè)計(jì)。以生成可以可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)。術(shù)語：tape-out—提交最終GDS2文件做加工；Foundry—芯片代工廠，如中芯國際。。。基于standcell的ASIC設(shè)計(jì)流程數(shù)字前端設(shè)計(jì)。以生成5算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibrary綜合工具根據(jù)基本單元庫的功能-時(shí)序模型，將行為級(jí)代碼翻譯成具體的電路實(shí)現(xiàn)結(jié)構(gòu)LAYOUTgds2基于standcell的ASIC設(shè)計(jì)流程布局布線工具根據(jù)基本單元庫的時(shí)序-幾何模型，將電路單元布局布線成為實(shí)際電路版圖對(duì)功能，時(shí)序，制造參數(shù)進(jìn)行檢查TAPE-OUT算法模型RTLHDLNETLISTStandcell綜合工6Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)7數(shù)字前端設(shè)計(jì)流程-1綜合RTLfile布局布線前靜態(tài)時(shí)序分析形式驗(yàn)證NETLISTMeetrequirements？YESNO整個(gè)ASIC設(shè)計(jì)流程都是一個(gè)迭代的流程，在任何一步不能滿足要求，都需要重復(fù)之前步驟，甚至重新設(shè)計(jì)RTL代碼。模擬電路設(shè)計(jì)的迭代次數(shù)甚至更多。。。數(shù)字前端設(shè)計(jì)流程-1綜合RTLfile布局布線前靜態(tài)時(shí)序分8數(shù)字前端設(shè)計(jì)流程-2怎樣保證網(wǎng)表的正確性？！以往的方法是對(duì)網(wǎng)表文件做門級(jí)仿真。此種方式的仿真時(shí)間較長，且覆蓋率相對(duì)較低。形式驗(yàn)證+靜態(tài)時(shí)序分析。此種方法仿真時(shí)間短，覆蓋率高，為業(yè)界普遍采用的方式。數(shù)字前端設(shè)計(jì)流程-2怎樣保證網(wǎng)表的正確性？！以往的方法是對(duì)網(wǎng)9數(shù)字前端設(shè)計(jì)流程-3使用DC綜合SYNOPSYS–DesignCompiler數(shù)字前端設(shè)計(jì)流程-3使用DC綜合SYNOPSYS–De10數(shù)字前端設(shè)計(jì)流程-4使用DC綜合步驟可以歸納為：1.指定綜合使用的庫2.根據(jù)符號(hào)庫將行為級(jí)模型轉(zhuǎn)換為邏輯網(wǎng)表（由邏輯單元GTECH構(gòu)成）3.指定綜合環(huán)境以及約束4.進(jìn)行綜合，根據(jù)約束將邏輯網(wǎng)標(biāo)映射為實(shí)際網(wǎng)表（由標(biāo)準(zhǔn)單元構(gòu)成）5.優(yōu)化網(wǎng)表6.輸出綜合結(jié)果數(shù)字前端設(shè)計(jì)流程-4使用DC綜合步驟可以歸納為：11數(shù)字前端設(shè)計(jì)流程-5使用DC綜合ASIC的綜合與FPGA的綜合有什么不同？！原理是相同的！關(guān)鍵在于綜合目標(biāo)不同。FPGA綜合是將邏輯映射為FPGA器件資源（如LUT,REG,MEM-BLOCK）；ASIC綜合是將邏輯映射為標(biāo)準(zhǔn)單元（如門電路，寄存器，RAM,ROM）。標(biāo)準(zhǔn)單元庫中對(duì)于某一種功能的門電路具有不同版本，分別對(duì)應(yīng)不同驅(qū)動(dòng)能力。數(shù)字前端設(shè)計(jì)流程-5使用DC綜合ASIC的綜合與FPGA的12數(shù)字前端設(shè)計(jì)流程-6使用DC綜合綜合不僅僅要求功能，也要求時(shí)序?。【C合具有一定條件，如工作頻率、電路面積等。門電路溝道寬度窄，自然面積小，但是驅(qū)動(dòng)能力降低，電路工作速率降低。所以要對(duì)綜合進(jìn)行約束！綜合器中也有靜態(tài)時(shí)序分析功能，用來計(jì)算當(dāng)前綜合結(jié)果的工作速率。使用wireloadmodel來估算延時(shí)。數(shù)字前端設(shè)計(jì)流程-6使用DC綜合綜合不僅僅要求功能，也要求13數(shù)字前端設(shè)計(jì)流程-7使用DC綜合關(guān)于延時(shí)計(jì)算將在靜態(tài)時(shí)序分析部分詳細(xì)介紹?？梢詤⒖糛UATURSII軟件的ANALYSIS&SYNTHESIS工具學(xué)習(xí)DC。TIPS:！數(shù)字前端設(shè)計(jì)流程-7使用DC綜合關(guān)于延時(shí)計(jì)算將在靜態(tài)時(shí)序分14數(shù)字前端設(shè)計(jì)流程-8使用PT進(jìn)行STASYNOPSYS–PrimeTime只是一個(gè)時(shí)序分析工具，本身不對(duì)電路做任何修改。在ASIC流程中對(duì)于電路進(jìn)行任何修改過后都應(yīng)該使用STA工具檢查其時(shí)序，以保證電路時(shí)序滿足要求。仍然采用wireloadmodel來估算電路時(shí)序。可以參考QUATURSII的timequesttiminganalyzer學(xué)習(xí)。數(shù)字前端設(shè)計(jì)流程-8使用PT進(jìn)行STASYNOPSYS–15數(shù)字前端設(shè)計(jì)流程-9延時(shí)計(jì)算采用wireloadmodel可以計(jì)算電路端到端路徑延時(shí)。端到端路徑：寄存器輸出>>寄存器輸入寄存器輸出>>輸出端口輸入端口>>寄存器輸出延時(shí)采用標(biāo)準(zhǔn)單元庫查表進(jìn)行運(yùn)算Input：transitiontime,outputnetcapacitanceOutput：inputtooutputdelay，transitiontimeNetcapacitance使用wireloadmodel進(jìn)行估算數(shù)字前端設(shè)計(jì)流程-9延時(shí)計(jì)算采用wireloadmod16數(shù)字前端設(shè)計(jì)流程-10延時(shí)計(jì)算數(shù)字前端設(shè)計(jì)流程-10延時(shí)計(jì)算17數(shù)字前端設(shè)計(jì)流程-11延時(shí)計(jì)算布局布線前，由于無布線信息，所以連線延時(shí)只能夠通過連接關(guān)系（與fanout相關(guān)）估計(jì)得到。當(dāng)特征尺寸降低時(shí)，此種估計(jì)方法越來越不準(zhǔn)確，所以可以使用physicalsynthesis技術(shù)。在布局布線后，布局布線工具可以提取出實(shí)際布線后的線網(wǎng)負(fù)載電容，此時(shí)PT可以計(jì)算實(shí)際延時(shí)(back-annote）。可以將延時(shí)信息寫入SDF（synopsysdelayfile)文件用于后仿真。數(shù)字前端設(shè)計(jì)流程-11延時(shí)計(jì)算布局布線前，由于無布線信息18數(shù)字前端設(shè)計(jì)流程-12PT使用流程使用方法與DC類似1.指定使用的庫2.讀入網(wǎng)表文件3.指定時(shí)序約束及工作環(huán)境4.進(jìn)行靜態(tài)時(shí)序分析，給出報(bào)告從一個(gè)synthesizablesubcircuit中，pt能捕獲一個(gè)時(shí)序環(huán)境，并寫成一系列的dc指令，在dc中用其為這個(gè)subcircuit定義時(shí)間約束和時(shí)序優(yōu)化－－值得關(guān)注這兩個(gè)都支持用SDC（synopsysdesignconstraints）格式指定設(shè)計(jì)規(guī)則，包括時(shí)間面積約束。數(shù)字前端設(shè)計(jì)流程-12PT使用流程使用方法與DC類似19數(shù)字前端設(shè)計(jì)流程-13形式驗(yàn)證靜態(tài)時(shí)序分析檢查了電路時(shí)序是否滿足要求，而形式驗(yàn)證檢查了電路功能的正確性。形式驗(yàn)證工具本質(zhì)是一個(gè)比較器！其功能就是比較兩電路功能是否完全一致。由于在綜合過程中電路節(jié)點(diǎn)名稱可能改變，因此可以使用形式驗(yàn)證工具找到RTL代碼中節(jié)點(diǎn)在網(wǎng)表中的對(duì)應(yīng)節(jié)點(diǎn)。數(shù)字前端設(shè)計(jì)流程-13形式驗(yàn)證靜態(tài)時(shí)序分析檢查了電路時(shí)序是20數(shù)字前端設(shè)計(jì)流程-14邏輯錐原理把設(shè)計(jì)劃分成無數(shù)個(gè)邏輯錐(logiccone)的形式,以邏輯錐為基本單元進(jìn)行驗(yàn)證.當(dāng)所有的邏輯錐都功能相等,則驗(yàn)證successful!邏輯錐錐頂作為比較點(diǎn).它可以由原始輸出,寄存器輸入,黑盒輸入充當(dāng)----formality自動(dòng)劃分?jǐn)?shù)字前端設(shè)計(jì)流程-14邏輯錐原理21數(shù)字前端設(shè)計(jì)流程-15形式驗(yàn)證VerifyRTLdesignsvs.RTLdesigns--thertlrevisionismadefrequentlyVerifyRTLdesignsvs.Gatelevelnetlists--verifysynthesisresults--verifymanuallycodednetlists,suchasDesignWareverifyGatelevelnetlistsvs.Gatelevelnetlists--testinsertion--layoutoptimization什么時(shí)候需要做形式驗(yàn)證？！數(shù)字前端設(shè)計(jì)流程-15形式驗(yàn)證VerifyRTLdes22Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)23數(shù)字后端設(shè)計(jì)流程-1目前業(yè)界廣泛使用的APR(AutoPlaceAndRoute)工具有：Synopsys公司的ASTROCadence公司的Encounter可以參考QUARTUSII的FITTER學(xué)習(xí)。數(shù)字后端設(shè)計(jì)流程-1目前業(yè)界廣泛使用的APR(AutoP24數(shù)字后端設(shè)計(jì)流程-2哪些工作要APR工具完成？！芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/OPAD擺放）標(biāo)準(zhǔn)單元的布局時(shí)鐘樹和復(fù)位樹綜合布線DRCLVSDFM（DesignForManufacturing)數(shù)字后端設(shè)計(jì)流程-2哪些工作要APR工具完成？！芯片布圖（25數(shù)字后端設(shè)計(jì)流程-3ASTRO布局布線流程數(shù)字后端設(shè)計(jì)流程-3ASTRO布局布線流程26數(shù)字后端設(shè)計(jì)流程-4布圖布圖步驟主要完成宏單元的放置，電源規(guī)劃以及PAD的擺放，布圖影響到整個(gè)設(shè)計(jì)的繞線難易以及時(shí)序收斂。數(shù)字后端設(shè)計(jì)流程-4布圖布圖步驟主要完成宏單元的放置，27電源環(huán)的寬度計(jì)算：數(shù)字后端設(shè)計(jì)流程-4布圖電源環(huán)的寬度計(jì)算：數(shù)字后端設(shè)計(jì)流程-4布圖28數(shù)字后端設(shè)計(jì)流程-5布局Astro是一個(gè)gridbased軟件，grid分為placementgrid和routinggrid.Placementgrid就是所謂的unitTile,unitTile為一個(gè)row的最小單位，standardcell就是擺放在row上面，起擺放位置須對(duì)齊每個(gè)unitTile的邊緣，因此每個(gè)standardcell都必須是同一高度。數(shù)字后端設(shè)計(jì)流程-5布局Astro是一個(gè)gridbas29數(shù)字后端設(shè)計(jì)流程-5布局?jǐn)?shù)字后端設(shè)計(jì)流程-5布局30

數(shù)字后端設(shè)計(jì)流程-5時(shí)鐘樹和復(fù)位樹綜合時(shí)鐘樹綜合的目的：低skew低clocklatency數(shù)字后端設(shè)計(jì)流程-5時(shí)鐘樹和復(fù)位樹綜合時(shí)鐘樹綜合的目的：31在DC綜合時(shí)并不知道各個(gè)時(shí)序元件的布局信息，時(shí)鐘線長度不確定。DC綜合時(shí)用到的線載模型并不準(zhǔn)確。時(shí)鐘樹和復(fù)位樹綜合為什么要放在APR時(shí)再做呢？！數(shù)字后端設(shè)計(jì)流程-6時(shí)鐘樹和復(fù)位樹綜合在DC綜合時(shí)并不知道各個(gè)時(shí)序元件的布局信息，時(shí)鐘線長度不確定32數(shù)字后端設(shè)計(jì)流程-7布線將分布在芯片核內(nèi)的模塊、標(biāo)準(zhǔn)單元和輸入輸出接口單元（I/Opad）按邏輯關(guān)系進(jìn)行互連，其要求是百分之百地完成他們之間的所有邏輯信號(hào)的互連，并為滿足各種約束條件進(jìn)行優(yōu)化。布線工具會(huì)自動(dòng)進(jìn)行布線擁塞消除、優(yōu)化時(shí)序、減小耦合效應(yīng)、消除串?dāng)_、降低功耗、保證信號(hào)完整性等問題。數(shù)字后端設(shè)計(jì)流程-7布線將分布在芯片核內(nèi)的模塊、標(biāo)準(zhǔn)單元和33數(shù)字后端設(shè)計(jì)流程-8布線Layer "METAL1"pitch =0.41Layer "METAL2"pitch =0.46Layer "METAL3"pitch =0.41Layer "METAL4"pitch =0.46Layer "METAL5"pitch =0.41Layer "METAL5"pitch =0.46Layer "METAL7"pitch =0.41Layer "METAL8"pitch=0.96數(shù)字后端設(shè)計(jì)流程-8布線Layer "METAL1"34數(shù)字后端設(shè)計(jì)流程-8布線數(shù)字后端設(shè)計(jì)流程-8布線35數(shù)字后端設(shè)計(jì)流程-8布線第一步全局布線Globalroute進(jìn)行時(shí)，整個(gè)芯片會(huì)被切割成一塊塊的globalroutingcell(GRC)，其目的在于建立一個(gè)繞線的藍(lán)圖。對(duì)于每個(gè)GRC，Astro會(huì)去計(jì)算包含其中且可以使用的wiretrack，根據(jù)這些信息選擇繞線要經(jīng)過的GRC。如圖所示，有一個(gè)以X為起點(diǎn)Y為終點(diǎn)的連接需要繞線，考慮到blockage和congestion的狀況后，選擇了變化4、9、14、19、24、23、22、21、16的GRC來繞線。

數(shù)字后端設(shè)計(jì)流程-8布線第一步全局布線Globalro36數(shù)字后端設(shè)計(jì)流程-9布線第二步布線通道分配在globalroute時(shí)已經(jīng)將信號(hào)線分配到每個(gè)GRC，而trackassignment的功能就是將這些信號(hào)線在分配到每個(gè)track上，決定每條線要走的路徑。Trackassignment是以整個(gè)芯片為處理單位來作規(guī)劃，盡量繞出又長又直且via數(shù)目最少的繞線。數(shù)字后端設(shè)計(jì)流程-9布線第二步布線通道分配在global37數(shù)字后端設(shè)計(jì)流程-10布線第三步詳細(xì)布線Detailroute的工作主要是將trackassignment的DRCviolation移除，一次是以一個(gè)switchbox(SBOX)為單位來進(jìn)行修復(fù)的。SBOX由GRC構(gòu)成，且每個(gè)SBOX的邊緣會(huì)重疊一個(gè)GRC的寬度。

數(shù)字后端設(shè)計(jì)流程-10布線第三步詳細(xì)布線Detailr38DFM包括：天線效應(yīng)（信號(hào)線太長造成）Metalliftoff效應(yīng)防止（由金屬密度過大造成）Metalover-etching效應(yīng)防止（由金屬密度過低造成）什么是DFM呢？！數(shù)字后端設(shè)計(jì)流程-11DFMDFM：DesignForManufacturingDFM步驟在整個(gè)布局布線流程以后開始，主要目的是通過一些技術(shù)處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。DFM包括：什么是DFM呢？！數(shù)字后端設(shè)計(jì)流程-11DFM39數(shù)字后端設(shè)計(jì)流程-12基于標(biāo)準(zhǔn)單元的APR布局布線與FPGA有什么區(qū)別？！基本原理是一樣的FPGA內(nèi)部的邏輯單元以及走線資源都是固定的，布局布線工具只是完成如何使用這些資源以使得整個(gè)設(shè)計(jì)收斂。而基于標(biāo)準(zhǔn)單元的APR時(shí)，標(biāo)準(zhǔn)單元位置以及走線資源都是可以根據(jù)需要調(diào)整的，因此靈活性更大，更容易使得整個(gè)設(shè)計(jì)收斂。數(shù)字后端設(shè)計(jì)流程-12基于標(biāo)準(zhǔn)單元的APR布局布線與FPG40數(shù)字后端設(shè)計(jì)流程-13DRCDRC–DesignRuleCheck何謂DesignRule由于制造工藝與電路性能等原因，對(duì)版圖設(shè)計(jì)有一定要求，比如說，線寬不能低于最低線寬，N阱間應(yīng)當(dāng)具有一定間距，每一層金屬應(yīng)當(dāng)具有一定密度等等等等。天線規(guī)則：當(dāng)版圖中的金屬線具有一定長度時(shí)，會(huì)造成天線效應(yīng)。因此需要對(duì)自動(dòng)APR工具的布線做檢查。DUMMY：由于制造工藝要求每一層金屬必須具有一定密度，因此需要工具自動(dòng)往空余部分填充冗余金屬。數(shù)字后端設(shè)計(jì)流程-13DRCDRC–DesignRu41數(shù)字后端設(shè)計(jì)流程-14DRCDRC原理：基于計(jì)算機(jī)圖形學(xué)！版圖中的不同結(jié)構(gòu)可以表示為不同的層，如：N阱P阱柵各層金屬線版圖中的每一個(gè)電路原件與連接線均由一系列具有一定大小，位于相應(yīng)位置的矩形構(gòu)成。規(guī)則檢查則建模為圖形性質(zhì)計(jì)算數(shù)字后端設(shè)計(jì)流程-14DRCDRC原理：基于計(jì)算機(jī)圖形學(xué)！42數(shù)字后端設(shè)計(jì)流程-14DRC數(shù)字后端設(shè)計(jì)流程-14DRC43數(shù)字后端設(shè)計(jì)流程-15LVSLVS–layoutvsschematicLVS是為了檢查版圖文件功能與原有電路設(shè)計(jì)功能的一致性。LVS的原理：網(wǎng)表比對(duì)！參考網(wǎng)表為APR工具時(shí)鐘樹、復(fù)位樹綜合后的網(wǎng)表。--HDL文件比對(duì)網(wǎng)表為LVS工具從版圖中提取電路元件以及連接關(guān)系以后得到的網(wǎng)表LVS軟件根據(jù)標(biāo)準(zhǔn)單元庫設(shè)計(jì)者提供的cdl網(wǎng)表文件從版圖中提取電路網(wǎng)表。數(shù)字后端設(shè)計(jì)流程-15LVSLVS–layoutvs44數(shù)字后端設(shè)計(jì)流程-16LVS什么時(shí)候需要做DRC/LVS？！只要對(duì)版圖信息做修改，就需要做DRC/LVS檢查。數(shù)字后端設(shè)計(jì)流程-16LVS什么時(shí)候需要做DRC/LVS？45數(shù)字后端設(shè)計(jì)流程-17CALIBREMENTORGRAPHIC–CALIBRE專業(yè)的DRC/LVS軟件，可以單獨(dú)使用，也可以嵌入virtuoso,astro中聯(lián)合使用。使用foundry提供的DRC/LVS檢查腳本，可以自動(dòng)完成DRC/LVS工作，且給出錯(cuò)誤報(bào)告。檢查出的錯(cuò)誤需要在版圖編輯工具中修改。DRC/LVS工具還有DIVA,DRACURA等。。。數(shù)字后端設(shè)計(jì)流程-17CALIBREMENTORGRAP46數(shù)字后端設(shè)計(jì)流程-18VIRTUOSOCADENCE–VIRTUOSO專業(yè)版圖編輯工具，結(jié)合CALIBRE可以對(duì)版圖做在線檢查修改。使用方式與PROTEL類似。。VIRTUOSO生成最終流片版圖數(shù)字后端設(shè)計(jì)流程-18VIRTUOSOCADENCE–47數(shù)字后端設(shè)計(jì)流程-19SIGN-OUT當(dāng)設(shè)計(jì)完成時(shí)，應(yīng)當(dāng)保證其時(shí)序，功能，工藝等指標(biāo)完全達(dá)到要求，只要有任意一點(diǎn)不能達(dá)標(biāo)，便需要重新對(duì)設(shè)計(jì)做修改！Foundry為了規(guī)避責(zé)任，故要求設(shè)計(jì)者在提交版圖時(shí)簽字畫押，說明此版圖已經(jīng)經(jīng)過檢查，是沒有錯(cuò)誤的。。。流片很貴，大家應(yīng)慎之又慎。。。數(shù)字后端設(shè)計(jì)流程-19SIGN-OUT當(dāng)設(shè)計(jì)完成時(shí)，應(yīng)當(dāng)保48Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)49教研室現(xiàn)有的ASIC工具軟件SYNOPSYSDesignCompiler2004,DesignCompiler2006PrimeTime2004,PrimeTime2006Formality2004,Formality2006Astro2004,Astro2006CADENCEVirtuosoic5451MENTORGRAPHICCalibre2005以及相應(yīng)破解和教程教研室現(xiàn)有的ASIC工具軟件SYNOPSYS以及相應(yīng)破解和教50教研室現(xiàn)有的基本單元庫SMIC0.13um元件庫，IOPAD庫，包括綜合，STA所用的.lib行為模型文件布局布線所用元件版圖文件技術(shù)庫（.tf,virtuoso使用）模型網(wǎng)表文件(.cdl)相應(yīng)說明pdfARTISANRAM/ROMcompiler教研室現(xiàn)有的基本單元庫SMIC0.13um元件庫，IOP51Q&A數(shù)字前端：錢宇平，鄭昕，鄭宇，楊一波數(shù)字后端：趙文豪，潘經(jīng)緯還可以問：劉科，劉欣，王磊，陳星宇，詹璨銘。。。Q&A數(shù)字前端：錢宇平，鄭昕，鄭宇，楊一波52演講完畢，謝謝觀看！演講完畢，謝謝觀看！53數(shù)字后端流程與工具電子科技大學(xué)通信學(xué)院111教研室版權(quán)所有數(shù)字后端流程與工具電子科技大學(xué)通信學(xué)院111教研室版權(quán)所有54Notes本PPT內(nèi)容是整個(gè)DDC項(xiàng)目組的集體學(xué)習(xí)研究成果感謝已經(jīng)畢業(yè)的曾經(jīng)參與后端項(xiàng)目的師兄師姐，以及各位老師。聞道有先后，術(shù)業(yè)有專攻共同學(xué)習(xí)，共同進(jìn)步大家有問題請(qǐng)直接請(qǐng)教熟悉相應(yīng)工具的同學(xué)。Tips：可以參考QUATURSII的designflow?。otes本PPT內(nèi)容是整個(gè)DDC項(xiàng)目組的集體學(xué)習(xí)研究成果55Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)56Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)57基于standcell的ASIC設(shè)計(jì)流程數(shù)字前端設(shè)計(jì)。以生成可以布局布線的網(wǎng)表為終點(diǎn)。數(shù)字后端設(shè)計(jì)。以生成可以可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)。術(shù)語：tape-out—提交最終GDS2文件做加工；Foundry—芯片代工廠，如中芯國際。。。基于standcell的ASIC設(shè)計(jì)流程數(shù)字前端設(shè)計(jì)。以生成58算法模型c/matlabcodeRTLHDLvhdl/verilogNETLISTverilogStandcelllibrary綜合工具根據(jù)基本單元庫的功能-時(shí)序模型，將行為級(jí)代碼翻譯成具體的電路實(shí)現(xiàn)結(jié)構(gòu)LAYOUTgds2基于standcell的ASIC設(shè)計(jì)流程布局布線工具根據(jù)基本單元庫的時(shí)序-幾何模型，將電路單元布局布線成為實(shí)際電路版圖對(duì)功能，時(shí)序，制造參數(shù)進(jìn)行檢查TAPE-OUT算法模型RTLHDLNETLISTStandcell綜合工59Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)60數(shù)字前端設(shè)計(jì)流程-1綜合RTLfile布局布線前靜態(tài)時(shí)序分析形式驗(yàn)證NETLISTMeetrequirements？YESNO整個(gè)ASIC設(shè)計(jì)流程都是一個(gè)迭代的流程，在任何一步不能滿足要求，都需要重復(fù)之前步驟，甚至重新設(shè)計(jì)RTL代碼。模擬電路設(shè)計(jì)的迭代次數(shù)甚至更多。。。數(shù)字前端設(shè)計(jì)流程-1綜合RTLfile布局布線前靜態(tài)時(shí)序分61數(shù)字前端設(shè)計(jì)流程-2怎樣保證網(wǎng)表的正確性？！以往的方法是對(duì)網(wǎng)表文件做門級(jí)仿真。此種方式的仿真時(shí)間較長，且覆蓋率相對(duì)較低。形式驗(yàn)證+靜態(tài)時(shí)序分析。此種方法仿真時(shí)間短，覆蓋率高，為業(yè)界普遍采用的方式。數(shù)字前端設(shè)計(jì)流程-2怎樣保證網(wǎng)表的正確性？！以往的方法是對(duì)網(wǎng)62數(shù)字前端設(shè)計(jì)流程-3使用DC綜合SYNOPSYS–DesignCompiler數(shù)字前端設(shè)計(jì)流程-3使用DC綜合SYNOPSYS–De63數(shù)字前端設(shè)計(jì)流程-4使用DC綜合步驟可以歸納為：1.指定綜合使用的庫2.根據(jù)符號(hào)庫將行為級(jí)模型轉(zhuǎn)換為邏輯網(wǎng)表（由邏輯單元GTECH構(gòu)成）3.指定綜合環(huán)境以及約束4.進(jìn)行綜合，根據(jù)約束將邏輯網(wǎng)標(biāo)映射為實(shí)際網(wǎng)表（由標(biāo)準(zhǔn)單元構(gòu)成）5.優(yōu)化網(wǎng)表6.輸出綜合結(jié)果數(shù)字前端設(shè)計(jì)流程-4使用DC綜合步驟可以歸納為：64數(shù)字前端設(shè)計(jì)流程-5使用DC綜合ASIC的綜合與FPGA的綜合有什么不同？！原理是相同的！關(guān)鍵在于綜合目標(biāo)不同。FPGA綜合是將邏輯映射為FPGA器件資源（如LUT,REG,MEM-BLOCK）；ASIC綜合是將邏輯映射為標(biāo)準(zhǔn)單元（如門電路，寄存器，RAM,ROM）。標(biāo)準(zhǔn)單元庫中對(duì)于某一種功能的門電路具有不同版本，分別對(duì)應(yīng)不同驅(qū)動(dòng)能力。數(shù)字前端設(shè)計(jì)流程-5使用DC綜合ASIC的綜合與FPGA的65數(shù)字前端設(shè)計(jì)流程-6使用DC綜合綜合不僅僅要求功能，也要求時(shí)序！！綜合具有一定條件，如工作頻率、電路面積等。門電路溝道寬度窄，自然面積小，但是驅(qū)動(dòng)能力降低，電路工作速率降低。所以要對(duì)綜合進(jìn)行約束！綜合器中也有靜態(tài)時(shí)序分析功能，用來計(jì)算當(dāng)前綜合結(jié)果的工作速率。使用wireloadmodel來估算延時(shí)。數(shù)字前端設(shè)計(jì)流程-6使用DC綜合綜合不僅僅要求功能，也要求66數(shù)字前端設(shè)計(jì)流程-7使用DC綜合關(guān)于延時(shí)計(jì)算將在靜態(tài)時(shí)序分析部分詳細(xì)介紹?？梢詤⒖糛UATURSII軟件的ANALYSIS&SYNTHESIS工具學(xué)習(xí)DC。TIPS:！數(shù)字前端設(shè)計(jì)流程-7使用DC綜合關(guān)于延時(shí)計(jì)算將在靜態(tài)時(shí)序分67數(shù)字前端設(shè)計(jì)流程-8使用PT進(jìn)行STASYNOPSYS–PrimeTime只是一個(gè)時(shí)序分析工具，本身不對(duì)電路做任何修改。在ASIC流程中對(duì)于電路進(jìn)行任何修改過后都應(yīng)該使用STA工具檢查其時(shí)序，以保證電路時(shí)序滿足要求。仍然采用wireloadmodel來估算電路時(shí)序?？梢詤⒖糛UATURSII的timequesttiminganalyzer學(xué)習(xí)。數(shù)字前端設(shè)計(jì)流程-8使用PT進(jìn)行STASYNOPSYS–68數(shù)字前端設(shè)計(jì)流程-9延時(shí)計(jì)算采用wireloadmodel可以計(jì)算電路端到端路徑延時(shí)。端到端路徑：寄存器輸出>>寄存器輸入寄存器輸出>>輸出端口輸入端口>>寄存器輸出延時(shí)采用標(biāo)準(zhǔn)單元庫查表進(jìn)行運(yùn)算Input：transitiontime,outputnetcapacitanceOutput：inputtooutputdelay，transitiontimeNetcapacitance使用wireloadmodel進(jìn)行估算數(shù)字前端設(shè)計(jì)流程-9延時(shí)計(jì)算采用wireloadmod69數(shù)字前端設(shè)計(jì)流程-10延時(shí)計(jì)算數(shù)字前端設(shè)計(jì)流程-10延時(shí)計(jì)算70數(shù)字前端設(shè)計(jì)流程-11延時(shí)計(jì)算布局布線前，由于無布線信息，所以連線延時(shí)只能夠通過連接關(guān)系（與fanout相關(guān)）估計(jì)得到。當(dāng)特征尺寸降低時(shí)，此種估計(jì)方法越來越不準(zhǔn)確，所以可以使用physicalsynthesis技術(shù)。在布局布線后，布局布線工具可以提取出實(shí)際布線后的線網(wǎng)負(fù)載電容，此時(shí)PT可以計(jì)算實(shí)際延時(shí)(back-annote）?？梢詫⒀訒r(shí)信息寫入SDF（synopsysdelayfile)文件用于后仿真。數(shù)字前端設(shè)計(jì)流程-11延時(shí)計(jì)算布局布線前，由于無布線信息71數(shù)字前端設(shè)計(jì)流程-12PT使用流程使用方法與DC類似1.指定使用的庫2.讀入網(wǎng)表文件3.指定時(shí)序約束及工作環(huán)境4.進(jìn)行靜態(tài)時(shí)序分析，給出報(bào)告從一個(gè)synthesizablesubcircuit中，pt能捕獲一個(gè)時(shí)序環(huán)境，并寫成一系列的dc指令，在dc中用其為這個(gè)subcircuit定義時(shí)間約束和時(shí)序優(yōu)化－－值得關(guān)注這兩個(gè)都支持用SDC（synopsysdesignconstraints）格式指定設(shè)計(jì)規(guī)則，包括時(shí)間面積約束。數(shù)字前端設(shè)計(jì)流程-12PT使用流程使用方法與DC類似72數(shù)字前端設(shè)計(jì)流程-13形式驗(yàn)證靜態(tài)時(shí)序分析檢查了電路時(shí)序是否滿足要求，而形式驗(yàn)證檢查了電路功能的正確性。形式驗(yàn)證工具本質(zhì)是一個(gè)比較器！其功能就是比較兩電路功能是否完全一致。由于在綜合過程中電路節(jié)點(diǎn)名稱可能改變，因此可以使用形式驗(yàn)證工具找到RTL代碼中節(jié)點(diǎn)在網(wǎng)表中的對(duì)應(yīng)節(jié)點(diǎn)。數(shù)字前端設(shè)計(jì)流程-13形式驗(yàn)證靜態(tài)時(shí)序分析檢查了電路時(shí)序是73數(shù)字前端設(shè)計(jì)流程-14邏輯錐原理把設(shè)計(jì)劃分成無數(shù)個(gè)邏輯錐(logiccone)的形式,以邏輯錐為基本單元進(jìn)行驗(yàn)證.當(dāng)所有的邏輯錐都功能相等,則驗(yàn)證successful!邏輯錐錐頂作為比較點(diǎn).它可以由原始輸出,寄存器輸入,黑盒輸入充當(dāng)----formality自動(dòng)劃分?jǐn)?shù)字前端設(shè)計(jì)流程-14邏輯錐原理74數(shù)字前端設(shè)計(jì)流程-15形式驗(yàn)證VerifyRTLdesignsvs.RTLdesigns--thertlrevisionismadefrequentlyVerifyRTLdesignsvs.Gatelevelnetlists--verifysynthesisresults--verifymanuallycodednetlists,suchasDesignWareverifyGatelevelnetlistsvs.Gatelevelnetlists--testinsertion--layoutoptimization什么時(shí)候需要做形式驗(yàn)證？！數(shù)字前端設(shè)計(jì)流程-15形式驗(yàn)證VerifyRTLdes75Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)(front-end)2數(shù)字后端設(shè)計(jì)(back-end)3Q&A43教研室ASIC后端文件歸檔Contents基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程1數(shù)字前端設(shè)計(jì)76數(shù)字后端設(shè)計(jì)流程-1目前業(yè)界廣泛使用的APR(AutoPlaceAndRoute)工具有：Synopsys公司的ASTROCadence公司的Encounter可以參考QUARTUSII的FITTER學(xué)習(xí)。數(shù)字后端設(shè)計(jì)流程-1目前業(yè)界廣泛使用的APR(AutoP77數(shù)字后端設(shè)計(jì)流程-2哪些工作要APR工具完成？！芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/OPAD擺放）標(biāo)準(zhǔn)單元的布局時(shí)鐘樹和復(fù)位樹綜合布線DRCLVSDFM（DesignForManufacturing)數(shù)字后端設(shè)計(jì)流程-2哪些工作要APR工具完成？！芯片布圖（78數(shù)字后端設(shè)計(jì)流程-3ASTRO布局布線流程數(shù)字后端設(shè)計(jì)流程-3ASTRO布局布線流程79數(shù)字后端設(shè)計(jì)流程-4布圖布圖步驟主要完成宏單元的放置，電源規(guī)劃以及PAD的擺放，布圖影響到整個(gè)設(shè)計(jì)的繞線難易以及時(shí)序收斂。數(shù)字后端設(shè)計(jì)流程-4布圖布圖步驟主要完成宏單元的放置，80電源環(huán)的寬度計(jì)算：數(shù)字后端設(shè)計(jì)流程-4布圖電源環(huán)的寬度計(jì)算：數(shù)字后端設(shè)計(jì)流程-4布圖81數(shù)字后端設(shè)計(jì)流程-5布局Astro是一個(gè)gridbased軟件，grid分為placementgrid和routinggrid.Placementgrid就是所謂的unitTile,unitTile為一個(gè)row的最小單位，standardcell就是擺放在row上面，起擺放位置須對(duì)齊每個(gè)unitTile的邊緣，因此每個(gè)standardcell都必須是同一高度。數(shù)字后端設(shè)計(jì)流程-5布局Astro是一個(gè)gridbas82數(shù)字后端設(shè)計(jì)流程-5布局?jǐn)?shù)字后端設(shè)計(jì)流程-5布局83

數(shù)字后端設(shè)計(jì)流程-5時(shí)鐘樹和復(fù)位樹綜合時(shí)鐘樹綜合的目的：低skew低clocklatency數(shù)字后端設(shè)計(jì)流程-5時(shí)鐘樹和復(fù)位樹綜合時(shí)鐘樹綜合的目的：84在DC綜合時(shí)并不知道各個(gè)時(shí)序元件的布局信息，時(shí)鐘線長度不確定。DC綜合時(shí)用到的線載模型并不準(zhǔn)確。時(shí)鐘樹和復(fù)位樹綜合為什么要放在APR時(shí)再做呢？！數(shù)字后端設(shè)計(jì)流程-6時(shí)鐘樹和復(fù)位樹綜合在DC綜合時(shí)并不知道各個(gè)時(shí)序元件的布局信息，時(shí)鐘線長度不確定85數(shù)字后端設(shè)計(jì)流程-7布線將分布在芯片核內(nèi)的模塊、標(biāo)準(zhǔn)單元和輸入輸出接口單元（I/Opad）按邏輯關(guān)系進(jìn)行互連，其要求是百分之百地完成他們之間的所有邏輯信號(hào)的互連，并為滿足各種約束條件進(jìn)行優(yōu)化。布線工具會(huì)自動(dòng)進(jìn)行布線擁塞消除、優(yōu)化時(shí)序、減小耦合效應(yīng)、消除串?dāng)_、降低功耗、保證信號(hào)完整性等問題。數(shù)字后端設(shè)計(jì)流程-7布線將分布在芯片核內(nèi)的模塊、標(biāo)準(zhǔn)單元和86數(shù)字后端設(shè)計(jì)流程-8布線Layer "METAL1"pitch =0.41Layer "METAL2"pitch =0.46Layer "METAL3"pitch =0.41Layer "METAL4"pitch =0.46Layer "METAL5"pitch =0.41Layer "METAL5"pitch =0.46Layer "METAL7"pitch =0.41Layer "METAL8"pitch=0.96數(shù)字后端設(shè)計(jì)流程-8布線Layer "METAL1"87數(shù)字后端設(shè)計(jì)流程-8布線數(shù)字后端設(shè)計(jì)流程-8布線88數(shù)字后端設(shè)計(jì)流程-8布線第一步全局布線Globalroute進(jìn)行時(shí)，整個(gè)芯片會(huì)被切割成一塊塊的globalroutingcell(GRC)，其目的在于建立一個(gè)繞線的藍(lán)圖。對(duì)于每個(gè)GRC，Astro會(huì)去計(jì)算包含其中且可以使用的wiretrack，根據(jù)這些信息選擇繞線要經(jīng)過的GRC。如圖所示，有一個(gè)以X為起點(diǎn)Y為終點(diǎn)的連接需要繞線，考慮到blockage和congestion的狀況后，選擇了變化4、9、14、19、24、23、22、21、16的GRC來繞線。

數(shù)字后端設(shè)計(jì)流程-8布線第一步全局布線Globalro89數(shù)字后端設(shè)計(jì)流程-9布線第二步布線通道分配在globalroute時(shí)已經(jīng)將信號(hào)線分配到每個(gè)GRC，而trackassignment的功能就是將這些信號(hào)線在分配到每個(gè)track上，決定每條線要走的路徑。Trackassignment是以整個(gè)芯片為處理單位來作規(guī)劃，盡量繞出又長又直且via數(shù)目最少的繞線。數(shù)字后端設(shè)計(jì)流程-9布線第二步布線通道分配在global90數(shù)字后端設(shè)計(jì)流程-10布線第三步詳細(xì)布線Detailroute的工作主要是將trackassignment的DRCviolation移除，一次是以一個(gè)switchbox(SBOX)為單位來進(jìn)行修復(fù)的。SBOX由GRC構(gòu)成，且每個(gè)SBOX的邊緣會(huì)重疊一個(gè)GRC的寬度。

數(shù)字后端設(shè)計(jì)流程-10布線第三步詳細(xì)布線Detailr91DFM包括：天線效應(yīng)（信號(hào)線太長造成）Metalliftoff效應(yīng)防止（由金屬密度過大造成）Metalover-etching效應(yīng)防止（由金屬密度過低造成）什么是DFM呢？！數(shù)字后端設(shè)計(jì)流程-11DFMDFM：DesignForManufacturingDFM步驟在整個(gè)布局布線流程以后開始，主要目的是通過一些技術(shù)處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。DFM包括：什么是DFM呢？！數(shù)字后端設(shè)計(jì)流程-11DFM92數(shù)字后端設(shè)計(jì)流程-12基于標(biāo)準(zhǔn)單元的APR布局布線與FPGA有什么區(qū)別？！基本原理是一樣的FPGA內(nèi)部的邏輯單元以及走線資源都是固定的，布局布線工具只是完成如何使用這些資源以使得整個(gè)設(shè)計(jì)收斂。而基于標(biāo)準(zhǔn)單元的APR時(shí)，標(biāo)準(zhǔn)單元位置以及走線資源都是可以根據(jù)需要調(diào)整的，因此靈活性更大，更容易使得整個(gè)設(shè)計(jì)收斂。數(shù)字后端設(shè)計(jì)流程-12基于標(biāo)準(zhǔn)單元的APR布局布線與FPG93數(shù)字后端設(shè)計(jì)流程-13DRCDRC–DesignRuleCheck何謂DesignRule由于制造工藝與電路性能等原因，對(duì)版圖設(shè)計(jì)有一定要求，比如說，線寬不能低于最低線寬，N阱間應(yīng)當(dāng)具有一定間距，每一層金屬應(yīng)當(dāng)具有一定密度等等等等。天線規(guī)則：當(dāng)版圖中的金屬線具有一定長度時(shí)，會(huì)造成天線效應(yīng)。因此需要對(duì)自動(dòng)APR工具的布線做檢查。DUMMY：由于制造工藝要求每一層金屬必須具有一定密度，因此需要工具自動(dòng)往空余部分填充冗余金屬。數(shù)字后端設(shè)計(jì)流程-13DRCDRC–Desi