2023年VHDL必須掌握的知識(shí)點(diǎn)和相關(guān)例題整理

VHDL總復(fù)習(xí)之

必須要掌握的知識(shí)點(diǎn)和相關(guān)例題目錄TOC＼ｏ"1-３"\ｈ\ｚ\ｕＨＹPERLINK\ｌ"_Toc"ＶHDＬ總復(fù)習(xí)之必須要掌握的知識(shí)點(diǎn)和相關(guān)例題 PAGEＲEＦ＿Tｏｃ\h1HYPEＲLＩNＫ\l"_Tｏc"1.?VHDL語(yǔ)言的基本設(shè)計(jì)實(shí)體和完整的VHDＬ語(yǔ)言程序的結(jié)構(gòu)?PAＧEREF_Toc\h2HYＰERLINK\ｌ"＿Toc"2. 進(jìn)程（PROCESＳ）語(yǔ)句的結(jié)構(gòu)?PAGEＲEF_Ｔoc＼h2HＹＰERLINK＼l＂_Ｔｏc"3.?VHDL語(yǔ)言子程序的結(jié)構(gòu)?PAGERＥＦ_Tｏc＼h2ＨYPＥRLINK\l＂_Toｃ"（1)．?過(guò)程（Pｒoceduｒｅ） PAGEＲＥＦ_Toc\h2HYPEＲLＩＮK\l＂＿Toc"（2).?函數(shù)(Funｃtiｏn)?ＰＡGEＲEF_Ｔoc\h２HYPERＬINK\ｌ"_Toc＂4.?過(guò)程與函數(shù)的重要區(qū)別 PAGERＥF_Ｔoc＼h3ＨＹPＥＲＬINK6． VHDL語(yǔ)言中客體的概念及使用范圍 PAGEＲEF_Toｃ\h3HＹPERLＩNK\l＂_Ｔoc"7.?信號(hào)和變量的區(qū)別及作用范圍?PAＧERＥF_Toｃ\ｈ３HＹＰＥＲLIＮK＼l"_Ｔoｃ"８. VHＤL語(yǔ)言的數(shù)據(jù)類型和運(yùn)算操作 ＰAGEＲEF_Ｔoc\h4ＨYPERLＩNK9．?VＨDL語(yǔ)言構(gòu)造體的三種描述方式 PAGEREF＿Toc＼h4HYPERLINＫ＼l"_Toc"1０. CＯMＰONENT（元件)語(yǔ)句和ＣOＭPONENＴ—INSＴANT(元件例示）語(yǔ)句的功能和書(shū)寫(xiě)格式?PAGERＥF_Ｔｏc＼h5HＹPＥRＬIＮＫ11．?ＶHDL語(yǔ)言的重要描述語(yǔ)句的功能、使用場(chǎng)合和語(yǔ)法格式?PＡＧEＲEＦ_Toc\h5HＹＰERLＩNK1３.?VHＤL語(yǔ)言的數(shù)值類屬性描述?ＰAGEREF_Toc\h6HYＰＥRLＩNK＼l"_Tｏｃ"14. ＶHDL語(yǔ)言的信號(hào)屬性函數(shù) ＰAＧEREF_Toｃ\h７HYＰEＲＬIＮＫ\l＂_Ｔoc＂1５.?數(shù)值系統(tǒng)的定義方法,各種狀態(tài)的含義?PAGERＥF_Toc\ｈ７HYPＥRLＩNK17． 仿真Δ延時(shí)引入的因素和對(duì)并發(fā)語(yǔ)句仿真結(jié)果的影響 PAＧEREＦ_Tｏc\h８HYＰERLINK18. 邏輯綜合的概念與重要環(huán)節(jié)?PAGEＲEF_Toｃ＼h８HＹＰERLIＮK\l"＿Toc＂１9.?運(yùn)用VHDL語(yǔ)言和FPＧA進(jìn)行電路設(shè)計(jì)的重要環(huán)節(jié) PＡＧＥREＦ_Toc\h8?VHDL的全稱以及運(yùn)用VHＤＬ設(shè)計(jì)硬件電路所具有的特點(diǎn)ＶeｒyＨiｇhSｐeｅｄIntegratedＣｉrcuitＨardwareDｅscriptionLangｕａgｅ（超高速集成電路硬件描述語(yǔ)言)(1)設(shè)計(jì)文獻(xiàn)齊全、方法靈活、支持廣泛（2）

系統(tǒng)硬件描述能力強(qiáng)(3）

VHＤL語(yǔ)言可以與工藝無(wú)關(guān)編程（4)VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范、易于共享和復(fù)用ＶHDL語(yǔ)言的基本設(shè)計(jì)實(shí)體和完整的VHDL語(yǔ)言程序的結(jié)構(gòu)一個(gè)ＶHDL語(yǔ)言的基本設(shè)計(jì)實(shí)體由實(shí)體說(shuō)明和構(gòu)造體兩個(gè)部分構(gòu)成；一個(gè)完整的VHDL語(yǔ)言程序包含5個(gè)部分:實(shí)體、構(gòu)造體、配置、包集合(程序包)和庫(kù)。進(jìn)程(PROCＥSＳ)語(yǔ)句的結(jié)構(gòu)重要特點(diǎn)：并發(fā)語(yǔ)句，由敏感信號(hào)量啟動(dòng);內(nèi)部的語(yǔ)句順序執(zhí)行,進(jìn)程不能嵌套。VHＤＬ語(yǔ)言子程序的結(jié)構(gòu)VHDＬ語(yǔ)言子程序有兩種類型：過(guò)程、函數(shù)過(guò)程（Ｐｒoｃeduｒｅ）在程序包中定義的格式（用戶自定義過(guò)程的設(shè)計(jì)方法)：PACKAＧＥ包集合名ISＰRＯCEDURE過(guò)程名（參數(shù)1，參數(shù)2,…)END包集合名；ＰACＫAＧEＢOＤＹ包集合名ISＰROＣEDＵＲE過(guò)程名（參數(shù)１,參數(shù)2,…）IS［定義語(yǔ)句]ＢＥGIN［順序解決語(yǔ)句];END[過(guò)程名］;ＥNＤ包集合名;過(guò)程調(diào)用的方法:過(guò)程名（參數(shù)１,參數(shù)2,…)；過(guò)程調(diào)用語(yǔ)句屬于并發(fā)語(yǔ)句。函數(shù)(Function）在程序包中定義的格式（用戶自定義函數(shù)的設(shè)計(jì)方法）:ＰAＣＫAGE包集合名IＳＦUNＣTION函數(shù)名（參數(shù)1,參數(shù)2,…）REＴURN數(shù)據(jù)類型名END包集合名;PACKAGEBOＤＹ包集合名ISFＵＮCＴIOＮ函數(shù)名(參數(shù)1，參數(shù)２，…）RETUＲＮ數(shù)據(jù)類型名IＳ［（變量）定義語(yǔ)句]ＢＥGIN[順序解決語(yǔ)句];ＲEＴUＲＮ[變量名];EＮD［函數(shù)名］；END包集合名;函數(shù)調(diào)用的方法:出現(xiàn)于語(yǔ)句的表達(dá)式中。過(guò)程與函數(shù)的重要區(qū)別函數(shù)只包具有輸入?yún)?shù),只有一個(gè)返回值;過(guò)程即包具有輸入?yún)?shù)，也包含輸出參數(shù)或輸入輸出參數(shù)，可以有多個(gè)返回值,這些返回值通過(guò)過(guò)程中定義的輸出參數(shù)帶回。進(jìn)程和子程序中使用的語(yǔ)句進(jìn)程中和子程序的所有語(yǔ)句按順序執(zhí)行,只能使用順序描述語(yǔ)句。ＶＨDL語(yǔ)言中客體的概念及使用范圍VＨDＬ語(yǔ)言中可以賦予一個(gè)值的對(duì)象稱為客體;客體重要涉及三種：信號(hào)、常數(shù)、變量；信號(hào)和常數(shù)為全局量,變量為局部量。信號(hào)和變量的區(qū)別及作用范圍信號(hào)和變量值的代入不僅形式不同，并且操作過(guò)程也不相同。變量的賦值使用賦值符“：=”,信號(hào)的代入使用代入符“:=”。變量的賦值在賦值語(yǔ)句執(zhí)行時(shí)立即生效，信號(hào)的代入在代入語(yǔ)句執(zhí)行時(shí)并不立即發(fā)生,代入語(yǔ)句的解決和實(shí)際的代入過(guò)程是分開(kāi)進(jìn)行的。實(shí)際的代入過(guò)程在進(jìn)程（ＰROCESS)或子程序(SUBPROGRAM)語(yǔ)句執(zhí)行完畢時(shí)發(fā)生，與代入語(yǔ)句的解決存在延時(shí)。變量是局部量,作用范圍是進(jìn)程和子程序;信號(hào)是全局量,作用范圍是構(gòu)造體、實(shí)體和程序包。例：ARＣHＩTECTUREbeｈaｖｅOＦｘｉnｈaoIＳ……………P1：ＰＲOCESＳ(A,B,C,Ｄ)BEＧIN?D＜＝Ａ；Ｘ<=B+D;D＜=C;Y<=Ｂ+D;ENDPROCESS；－－－-－--－－－－－--－-－--－-－－-－-－ARＣHITＥCTＵREｂehaｖeＯFxｉnhao_biａnliangIS…………Ｐ２：ＰROCＥSS(A，Ｂ,C）ＶARIABLＥD:STD_LＯGIC＿VＥCTＯＲ(3DOWＮTO0);BEＧＩN D：=A；X＜＝Ｂ＋D;D:＝C;Y<=A+D;ENDPＲOCESS;P1的運(yùn)營(yíng)結(jié)果：X<=Ｂ＋C,Y<＝B＋ＣP２的運(yùn)營(yíng)結(jié)果:Ｘ＜=B+Ａ,Y<=B+ＣVHDＬ語(yǔ)言的數(shù)據(jù)類型和運(yùn)算操作1)ＶHＤL語(yǔ)言具有十種標(biāo)準(zhǔn)的數(shù)據(jù)類型２)用戶定義的數(shù)據(jù)類型涉及枚舉類型、數(shù)組類型、記錄類型等枚舉數(shù)據(jù)類型的定義方法:TYPE數(shù)據(jù)類型名ＩS(元素，元素，…）３)VHDL語(yǔ)言共有4類運(yùn)算操作：邏輯運(yùn)算(Ｌogical)關(guān)系運(yùn)算(Ｒｅlatｉonal)算術(shù)運(yùn)算(Aｒｉthmetic)并置運(yùn)算(Concaｔenatioｎ）VＨDＬ語(yǔ)言構(gòu)造體的三種描述方式行為描述方式寄存器傳輸（數(shù)據(jù)流)描述方式結(jié)構(gòu)化描述方式COMＰＯNＥNＴ（元件）語(yǔ)句和ＣOMPONENT—IＮＳＴANT(元件例示)語(yǔ)句的功能和書(shū)寫(xiě)格式元件語(yǔ)句是最基本的描述語(yǔ)句，在構(gòu)造體中用來(lái)(說(shuō)明)調(diào)用已設(shè)計(jì)好的邏輯描述模塊[即元件（ＣOMPＯNENT)]；COMPONＥNＴ元件名GENERIＣ說(shuō)明;PORＴ說(shuō)明；ENＤCＯMＰＯＮENＴ；元件例示語(yǔ)句是在構(gòu)造體的結(jié)構(gòu)描述中不可缺少的一個(gè)基本語(yǔ)句，該語(yǔ)句將現(xiàn)成元件的端口信號(hào)映射成高層次設(shè)計(jì)電路中的信號(hào)，用來(lái)在構(gòu)造體中產(chǎn)生一個(gè)現(xiàn)成元件的實(shí)例。標(biāo)號(hào)名:元件名GENERICMAP（參數(shù),參數(shù),…）ＰORTＭAP(信號(hào)，信號(hào)，…）;VHDL語(yǔ)言的重要描述語(yǔ)句的功能、使用場(chǎng)合和語(yǔ)法格式（1)重要的并發(fā)語(yǔ)句?進(jìn)程?信號(hào)代入語(yǔ)句?過(guò)程調(diào)用語(yǔ)句?塊語(yǔ)句?元件例示語(yǔ)句(CｏmponentInstant)?生成語(yǔ)句(Genｅrａｔe）(2）重要的順序語(yǔ)句?WAIT語(yǔ)句?信號(hào)代入語(yǔ)句?變量賦值語(yǔ)句?ＩF語(yǔ)句?CASE語(yǔ)句?循環(huán)語(yǔ)句(FＯＲ循環(huán)，WＨILE循環(huán))[注意：GＥＮERＡＴE(生成)語(yǔ)句和CＯMＰONENT—IＮSＴANＴ（元件例示）語(yǔ)句是并發(fā)語(yǔ)句]例:八位行波計(jì)數(shù)器的設(shè)計(jì)LIBRARYIEＥE;USEＩEEE.STD_ＬO(píng)GIＣ＿1164.ALL;ENTＩTYdｆｆｒISPORT（ｃｌk,cｌr,d：IＮSTＤ_LOＧIC;q,qb：OUTSTD_ＬO(píng)GIC);ENＤdffr;ＡRＣHIＴＥCTUREoneOＦdffrISSIGNALｑin：ＳTD_LOGIC;ＢＥGINq<=qiｎ;ｑb<=NOTqin;PROCESＳ(clk，clr)BEＧINIＦclr＝'1'THENqin<＝＇0';ELＳIＦclk'EVENＴAＮDclk='１'ＴHENqiｎ<=d;ＥNDIF;EＮDＰＲOCＥSＳ;ENDone;ENTITYrplcontISPＯRT(ｃlｋ,clｒ:ＩNSＴD_LOGIC;cｏｕnt:ＯUTSＴD_LOGIC_VECTOR(7DOWNＴＯ０)）;ENDrplcont;AＲCHＩTEＣＴURＥoneOFrplcoｎtIＳSIＧNALcntints:STD_LOGIC＿VEＣＴO(shè)R（8DＯＷNTＯ0);COＭPＯNEＮTdfｆｒＩSPORＴ(clｋ,clr,d:ＩNSTＤ_LＯGIＣ;ｑ,ｑｂ：OＵTSTD_ＬO(píng)GIＣ);EＮDCOMPOＮＥＮT;BEＧINｃnｔints(0)<=clｋ;g1:FOＲiIＮ０ＴO(shè)７GEＮEＲＡTEdffx:dffｒPORTMAP(clk＝>cntintｓ(i），clr=>clr,ｄ＝>ｃｎtiｎtｓ(ｉ+1),q＝＞coｕnt（i）,qb=>cntiｎｔs(i＋１));EＮDＧENEＲATE;ENDoｎe；ＶHDL語(yǔ)言的命名規(guī)則注意:名字的最前面應(yīng)當(dāng)是英文字母,不能連續(xù)使用下劃線‘_’,名字的最后也不能使用‘_’。ＶＨDL語(yǔ)言的數(shù)值類屬性描述數(shù)值類屬性用來(lái)得到數(shù)組、一般數(shù)據(jù)或程序塊的有關(guān)值。例：?T'LEＦT得到數(shù)值類或子類區(qū)間的最左端的值?Ｔ'RIGHT得到數(shù)值類或子類區(qū)間的最右端的值?T'ＨIGＨ得到數(shù)值類或子類區(qū)間的高端值?T'LOW得到數(shù)值類或子類區(qū)間的低端值ＶＨDL語(yǔ)言的信號(hào)屬性函數(shù)此類描述函數(shù)用于獲得信號(hào)的行為信息。例:?ｓ'EVENT假如事件發(fā)生,則返回“真”值，否則返回“假”值。?s＇ＬＡST_ＥVENT返回從前一個(gè)事件發(fā)生到現(xiàn)在所經(jīng)歷的時(shí)間值。?s'LASＴ_VALUE返回信號(hào)最后一次改變以前的值。數(shù)值系統(tǒng)的定義方法，各種狀態(tài)的含義例:九態(tài)數(shù)值系統(tǒng)由三種強(qiáng)度值和三種邏輯值組成：強(qiáng)度值:Z--高阻強(qiáng)度，Ｒ－-電阻強(qiáng)度,F－-強(qiáng)強(qiáng)度邏輯值：０－-邏輯“0”，1--邏輯“０”,X--邏輯“X”即:Ｚ０，Z1,ZＸ，R0,R1，RX，F(xiàn)0,F１，ＦX可用枚舉數(shù)據(jù)類型加以定義：例：四態(tài)數(shù)值系統(tǒng)的定義TYPＥfoursｔaｔeＩＳ（‘X’,‘0’，‘1’,‘Ｚ’);采用有限狀態(tài)機(jī)進(jìn)行電路設(shè)計(jì)的基本方法有限狀態(tài)機(jī)分為兩類：Mｏorｅ型輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)Mｅaly型－輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān),還與所有的輸入信號(hào)有關(guān)為了使綜合工具可以將一個(gè)完整的VHＤＬ源代碼辨認(rèn)為有限狀態(tài)機(jī)，必須還要遵循一定的描述規(guī)則規(guī)定,一個(gè)有限狀態(tài)機(jī)的描述應(yīng)當(dāng)涉及以下內(nèi)容:◆至少涉及一個(gè)狀態(tài)信號(hào),它們用來(lái)指定有限狀態(tài)機(jī)狀態(tài)?！魻顟B(tài)轉(zhuǎn)移指定和輸出指定,它們相應(yīng)于控制步的轉(zhuǎn)移條件?！魰r(shí)鐘信號(hào),它是用來(lái)進(jìn)行同步的?！敉交虍惒綇?fù)位信號(hào)。描述方法：（１)三進(jìn)程描述1．狀態(tài)邏輯描述;2．狀態(tài)寄存器描述；3.輸出邏輯描述。(2）雙進(jìn)程描述１.一個(gè)進(jìn)程描述三個(gè)中的任何兩個(gè)；2．此外一個(gè)用一個(gè)進(jìn)程（3）單進(jìn)程描述狀態(tài)邏輯，狀態(tài)寄存器，輸出邏輯描述合用一個(gè)進(jìn)程。狀態(tài)機(jī)中的狀態(tài)可用枚舉數(shù)據(jù)類型數(shù)據(jù)進(jìn)行定義。仿真Δ延時(shí)引入的因素和對(duì)并發(fā)語(yǔ)句仿真結(jié)果的影響用軟件平臺(tái)進(jìn)行仿真,事實(shí)上對(duì)ＶHDL的“并發(fā)語(yǔ)句”也只能逐條地加以執(zhí)行（解決)，為了使語(yǔ)句的執(zhí)行與硬件動(dòng)作的結(jié)果一致，而與語(yǔ)句的順序無(wú)關(guān)，就必須引入Δ延時(shí)，這樣,軟件就可按照電路的實(shí)際結(jié)構(gòu)擬定仿真順序,仿真也就真實(shí)地模擬了硬件的動(dòng)作,并且其仿真結(jié)果與語(yǔ)句的順序無(wú)關(guān)。因此，在進(jìn)行VHDＬ程序設(shè)計(jì)時(shí),對(duì)于構(gòu)造體中的并發(fā)語(yǔ)句,設(shè)計(jì)者可以完全不考慮語(yǔ)句的順序。邏輯綜合的概念與重要環(huán)節(jié)邏輯綜合就是將較高抽象層次的描述轉(zhuǎn)換為較低抽象層次的描述一種方法(或者說(shuō)過(guò)程)。就現(xiàn)有的邏輯綜合工具而言，所謂就是將ＲTL級(jí)的描述轉(zhuǎn)換為門級(jí)網(wǎng)表的過(guò)程。重要環(huán)節(jié)如下:１.RTＬ描述轉(zhuǎn)換為非優(yōu)化的布爾等式描述2．布爾等式優(yōu)化3.門級(jí)網(wǎng)表映射運(yùn)用VＨDＬ語(yǔ)言和FPGA進(jìn)行電路設(shè)計(jì)的重要環(huán)節(jié)ＶHＤL程序設(shè)計(jì)VＨDL程序編譯VHDL程序仿真生成網(wǎng)表文獻(xiàn)（含器件選擇、端口分派,第二次編譯)下載FPGA器件例：1-36５進(jìn)制計(jì)數(shù)器(計(jì)數(shù)器結(jié)果由三個(gè)4位二進(jìn)制數(shù)輸出,且計(jì)數(shù)器由時(shí)鐘的上升沿觸發(fā)，計(jì)數(shù)器滿時(shí)輸出進(jìn)位(溢出）脈沖，重新計(jì)數(shù)。）[計(jì)數(shù)范圍：0-3６４,或1-365均可]ＬIBRARＹＩEEE;USEＩEEE．STD_LOGIC＿1１64.ALL;USEＩEＥE．ＳTD_ＬO(píng)GＩC_UＮSIGNＥD.AＬL;EＮTITYbcｄ365couｎtISPORT（clk,clｒ:INSTＤ＿LＯGIC;ｂcd1ｎ：OUTＳTD_LOGＩＣ_VECTOＲ(３DOＷＮTO0);bcd１0ｎ:OUTSTD_ＬO(píng)GIC_VECTOR(3DOWNTO0）；bｃd１00n:OUTＳＴD_LＯGIＣ_VECTＯＲ(3DOWNTＯ0）;co:ＯUTＳTＤ＿ＬO(píng)GIC:='0');EＮDbｃd3６５count;AＲCHITECTUＲEｏｎeOFbcｄ3６5coｕｎtIＳＳIGＮALｂｃｄ１ns,bcd１0nｓ,ｂｃd1００ns:STD_LOGIC_VＥCTOR(３ＤOＷNTO0）；gp:ＰＲOCESS（ｃlk,clr）ＢＥGＩＮIＦclｒ＝＇0'THENbcd１ｎs<=＂0001";ELＳIF(clｋ'EＶENTAＮDclｋ=＇1＇)THENIF(bｃd1０0ns=3ANDbcd1０ｎs=６ANDbｃd1nｓ=5)THＥNｂｃd1ns<=＂0001";ELＳIFｂｃd１ｎs=9ＴHENbｃd1nｓ<=＂0000＂;EＬSE?ｂcd1ns<=bcd1ns＋１;EＮDＩＦ;ENDIF；ENDPＲOCESS;sp:ＰＲOCＥSS(cｌk,cｌr)BEGINＩFclr='0'THEＮbｃd10ｎs<＝"00０0";ELSIＦ(clk'EVENTＡNＤｃlk='1')THENＩF(ｂcｄ1０0nｓ=3AＮＤｂcd1０ns=6ANDbcd1ns=5)OR(ｂcd