集成運(yùn)算放大器和反饋

第三章集成運(yùn)算放大器和反饋1、運(yùn)算放大器組成、各部分作用2、理想運(yùn)算放大器特性、兩個工作區(qū)及對應(yīng)極限性質(zhì)。3、虛短、虛斷、虛地的概念4、基本運(yùn)算電路及其分析方法5、反饋極性及組態(tài)；6、負(fù)反饋對放大電路的影響第三章集成運(yùn)算放大器和反饋1．為了穩(wěn)定放大電路的輸出電壓并提高輸入電阻，應(yīng)采用()。

A.串聯(lián)電壓負(fù)反饋B.并聯(lián)電流負(fù)反饋C.串聯(lián)電流負(fù)反饋D.并聯(lián)電壓負(fù)反饋2．分析運(yùn)放的兩個依據(jù)中“虛斷”是指（）

A、U-≈U+B、I-≈I+≈0C、U0=UiD、Au=13、瞬時極性法是用來判斷：A．電路中引入的是直流反饋還是交流反饋B．電路中引入的是正反饋還是負(fù)反饋C．電路中引入的是電壓反饋還是電流反饋D．電路中引入的是并聯(lián)反饋還是串聯(lián)反饋4、集成運(yùn)放級間耦合方式是()。變壓器耦合(b)直接耦合(c)阻容耦5、電路如圖所示，RF引入的反饋為（）。(a)串聯(lián)電壓負(fù)反饋(b)串聯(lián)電流負(fù)反饋(c)并聯(lián)電壓負(fù)反饋(d)并聯(lián)電流負(fù)反饋6、在運(yùn)算放大器電路中，引入深度負(fù)反饋的目的之一是使運(yùn)放()。(a)工作在線性區(qū)，降低穩(wěn)定性(b)工作在非線性區(qū)，提高穩(wěn)定性工作在線性區(qū)，提高穩(wěn)定性7、電路如圖所示其電壓放大倍數(shù)等于()。(a)1 (b)2 (c)零8、一個正弦波振蕩器的開環(huán)電壓放大倍數(shù)為A，反饋系數(shù)為F，該振蕩器要能自行建立振蕩，其幅值條件必須滿足（）。能夠穩(wěn)定振蕩的幅值條件是（）9、一個正弦波振蕩器的反饋系數(shù)，若該振蕩器能夠維持穩(wěn)定振蕩，則開環(huán)電壓放大倍數(shù)必須等于（）。11、運(yùn)放電路如圖所示，已知各項(xiàng)參數(shù)，(1)第一級運(yùn)放中反饋類型(2)求u01、u02的值；10、電路如圖所示，其穩(wěn)壓管的穩(wěn)定電壓，正向壓降忽略不計，輸入電壓，參考電壓，試畫出輸出電壓的波形。

12、在圖示電路中，設(shè)A1、A2、A3均為理想運(yùn)算放大器，其最大輸出電壓幅值為±12V。

（1）試說明A1、A2、A3各組成什么電路？

（2）A1、A2、A3分別工作在線形區(qū)還是非線形區(qū)？

（3）若輸入為1V的直流電壓，則各輸出端uO1、uO2、uO3的電壓為多大？A1++8A2++8A3++8R220k2kR1uIuO3uO2uO1R310kR410kR’±6V第四章直流穩(wěn)壓電源1、半導(dǎo)體直流穩(wěn)壓電源可由變壓、整流、

和穩(wěn)壓四部分組成。2、單片式三端集成穩(wěn)壓器CW7815輸出電壓的穩(wěn)定值為

。3在全波整流電路中，設(shè)輸入電壓的有效值為，則負(fù)載電阻上平均電壓等于（）A、B、C、D、4、整流電路如圖所示，已知輸出電壓平均值是18V，則變壓器副邊電壓有效值是（）。(a)40V (b)20V (c)15V (d)12.7V5、在如圖所示電路中，試求輸出電壓UO的可調(diào)范圍是多少？

20章組合邏輯電路1、邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換2、函數(shù)化簡與變換3、基本邏輯門電路及其復(fù)合門電路邏輯功能。4、有關(guān)概念：扇入、扇出等5、三態(tài)門、OC門、傳輸門6、門多余端處理、TTL門電路懸空、通過不同電阻接地的意義7、組合邏輯電路的分析與設(shè)計8、常用組合邏輯部件邏輯功能9、138、151實(shí)現(xiàn)函數(shù)

20章組合邏輯電路1．邏輯式，化簡后為()。2．時序邏輯電路與組合邏輯電路的主要區(qū)別是（）。A時序電路只能計數(shù)，而組合電路只能寄存B時序電路沒有記憶功能，組合電路有記憶功能C時序電路具有記憶功能，組合電路沒有記憶功能D以上說法均不對3.下列邏輯代數(shù)運(yùn)算錯誤的是：（）

A、A+A=A；B、A.=1C、AA=A；D、A+=14、在TTL三態(tài)門、OC門和異或門中，能實(shí)現(xiàn)線與功能的門電路有；能實(shí)現(xiàn)總線連接方式的門電路時。5的反函數(shù)是6某些輸出門的輸出除了通常的邏輯１和邏輯０外，還有第三種狀態(tài)，即

狀態(tài)，因而稱為三態(tài)門，又稱TSL門。7．N個變量構(gòu)成的最小項(xiàng)個數(shù)有

，任意兩個最小項(xiàng)之積恒為

，全體最小項(xiàng)之和恒為

。8．在TTL電路中，輸入端懸空等效于

電平；在CMOS或非門電路中，對未使用的輸入端應(yīng)當(dāng)接

。9、編碼器的邏輯功能是()

。(a)把某種二進(jìn)制代碼轉(zhuǎn)換成某種輸出狀態(tài)(b)將某種狀態(tài)轉(zhuǎn)換成相應(yīng)的二進(jìn)制代碼(c)把二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)10、譯碼器的邏輯功能是()。(a)把某種二進(jìn)制代碼轉(zhuǎn)換成某種輸出狀態(tài)(b)把某種狀態(tài)轉(zhuǎn)換成相應(yīng)的二進(jìn)制代碼(c)把十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)11、在何種輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。

A．全部輸入是0B.任一輸入是0C.僅一輸入是0D.全部輸入是112、對于MOS門電路，多余端不允許

A、懸空B、與有用端并聯(lián)

C、接電源D、接低電平13.CMOS傳輸門可以用來傳輸模擬信號和數(shù)字信號14.當(dāng)邏輯函數(shù)有n個變量時，共有

個變量取值組合？

A.nB.2nC.n2D.2n15.一位八進(jìn)制數(shù)可以用（）位二進(jìn)制數(shù)來表示。

A.2B.3C.４D.1616.以下電路中常用于總線應(yīng)用的有

。

A.TSL門B.OC門C.漏極開路門D.CMOS與非門17、74LS138是3線-8線譯碼器，譯碼輸出為低電平有效，若輸入A2A1A0=100時，輸出=

。18、直接把兩個門的輸出連在一起實(shí)現(xiàn)“與”邏輯關(guān)系的接法叫。19、下列各式中是四變量A、B、C、D的最小項(xiàng)是：

。20、在下列電路中，只有（）屬于組合邏輯電路。(a)觸發(fā)器(b)計數(shù)器(c)數(shù)據(jù)選擇器(d)寄存器21、欲將2輸入的與非門、異或門、或非門作非門使用，其多余的輸入端的接法可依次為（）。（A）接高電平、高電平、低電平（B）接高電平、低電平、低電平（C）接高電平、高電平、高電平（D）接低電平、低電平、低電平22、欲對110個對象進(jìn)行二進(jìn)制編碼，則至少需要()位二進(jìn)制數(shù)。A.5B.6C.7D.823、對于共陽接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用

電平驅(qū)動的七段顯示譯碼器。24、半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法有兩種形式：共

接法和共

接法。25、某港口對進(jìn)港的船只分為A、B、C三類，每次只允許一類船只進(jìn)港，且A類船優(yōu)先于B類，B類優(yōu)先于C類。A、B、C三類船只可以進(jìn)港的信號分別是FA、FB、FC。設(shè)輸入信號1表示船只要求進(jìn)港，0表示不要求進(jìn)港；輸出信號1表示允許進(jìn)港，0表示不允許進(jìn)港。設(shè)計能實(shí)現(xiàn)上述要求的邏輯電路。并畫出電路圖。26、某汽車駕駛員培訓(xùn)班進(jìn)行結(jié)業(yè)考試，有三名評判員，其中A為主評判員，B和C為副評判員。在評判時，按照少數(shù)服從多數(shù)的原則通過，但主評判員認(rèn)為合格，亦可通過。用與非門設(shè)計能實(shí)現(xiàn)上述要求的邏輯電路。并畫出電路圖。27、試用門電路設(shè)計一個邏輯電路供三人（A，B，C）表決使用。按少數(shù)服從多數(shù)的原則使問題Y通過。要求：

28、某邏輯電路的狀態(tài)表如下，其輸入變量為A，B，C，輸出為F

，試寫出F的邏輯式ABCF0000001001000110100010101100111129、已知某邏輯門電路輸入，，及輸出F的波形如圖所示，試寫出邏輯狀態(tài)表，寫出邏輯式，畫出邏輯圖30、邏輯電路如圖所示，寫出邏輯式并化簡。31、試用3線-8線譯碼器CT74LS138和適當(dāng)?shù)拈T電路實(shí)現(xiàn)函數(shù)：。正常工作時STA=1，==0。畫出連線圖。32、應(yīng)用74151實(shí)現(xiàn)如下邏輯功能（33、八路數(shù)據(jù)選擇器構(gòu)成的電路如圖所示，A2、A1、A0為數(shù)據(jù)輸入端，根據(jù)圖中對D0~D7的設(shè)置，寫出該電路所實(shí)現(xiàn)函數(shù)Y的表達(dá)式。.34、分析圖8選1數(shù)據(jù)選擇器的構(gòu)成電路，寫出其邏輯表達(dá)式。

21章時序邏輯電路1、由JK觸發(fā)器構(gòu)成的電路如圖所示，其次態(tài)方程是：（）Q1C11J1K2、在RD=“0”，SD=“1”時，基本RS觸發(fā)器置“0”(b)置“1”(c)保持原狀態(tài)（d）不定3、邏輯電路如圖所示，分析RD，SD的波形，當(dāng)初始狀態(tài)為“0”時，t1瞬間輸Q為

()。(a)“0”(b)“1”(c)不定4、下圖中，如果C的頻率是4000Hz,那么Q1和Q2波形的頻率各是：A2000Hz和4000HzB.2000Hz和1000HzC.1000Hz和2000HzD4000Hz和2000Hz5、若使J-K觸發(fā)器直接置0，必須使SD=

、RD=

，6、對于JK觸發(fā)器，若J=K=1，則可完成

觸發(fā)器的邏輯功能。7、某計數(shù)器的輸出波形如圖1所示，該計數(shù)器是()進(jìn)制計數(shù)器。8、T觸發(fā)器在T=0時具有（）功能。

A保持B計數(shù)C置位D清零9、555電路通?？梢越M成的電路有()。Ａ、單穩(wěn)態(tài)電路,多諧振蕩電路Ｂ、不能組成任何電路Ｃ、反向電路,多諧振蕩電路D、僅單穩(wěn)態(tài)電路10.當(dāng)維持-阻塞D觸發(fā)器的RD=0時，觸發(fā)器的次態(tài)（）。A與CP和D有關(guān)B與CP和D無關(guān)，只能為0C只與CP有關(guān)D只與D有關(guān)11.十二進(jìn)制加法計數(shù)器需要（個觸發(fā)器構(gòu)成。A、8；B、16；C、4；D、312、8位移位寄存器，串行輸入時經(jīng)

個脈沖后，8位數(shù)碼全部移入寄存器中。

A.1B.2C.4D.813、當(dāng)主從型JK觸發(fā)器（下降沿觸發(fā)）的CP,J,K端分別加上如下圖所示的波形時，試畫出Q端的輸出波形,Q的初始狀態(tài)為1。14．把JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器的方法是：

。15．一級觸發(fā)器可以記憶

位二進(jìn)制信息，N級觸發(fā)器可以記憶

種不同的狀態(tài)。16、觸發(fā)器有

個穩(wěn)態(tài)，它可記錄

位二進(jìn)制碼。存儲8位二進(jìn)制信息要

個觸發(fā)器。17、若使J-K觸發(fā)器直接置0，必須使SD=

、RD=

，18、把JK觸發(fā)器轉(zhuǎn)換為T′觸發(fā)器的方法是

。19．四級觸發(fā)器可以記憶位二進(jìn)制信息，N級觸發(fā)器可以記憶

種不同的狀態(tài)。20、由10級觸發(fā)器構(gòu)成的二進(jìn)制計數(shù)器，其模值為（）A、10B、20C、1000D、102421、計數(shù)器的模值是60,應(yīng)取觸發(fā)器的個數(shù)至少為

。

(a)5(b)4(c)7(d)622.對于D觸發(fā)器，欲使Qn+1=Qn，應(yīng)使輸入D=

。A.0B.1C.QD.23.N個觸發(fā)器可以構(gòu)成能寄存

位二進(jìn)制數(shù)碼的寄存器。

A.N-1B.NC.N+1D.2N24、觸發(fā)器按功能可分為

觸發(fā)器、

觸發(fā)器、D觸發(fā)器、T觸發(fā)器等

25、時序邏輯電路按