第3講工藝和器件級(jí)LP(多VDD,多閾值,門控)

上課手機(jī)關(guān)了嗎？講義內(nèi)容LP需求、必要性便攜和電池，散熱和封裝制冷成本，器件極限和可靠性、性能極限，環(huán)保功耗源電路級(jí)LP技術(shù)工藝級(jí)LP技術(shù)邏輯（門）級(jí)LP技術(shù)RTL級(jí)LP技術(shù)算法級(jí)LP技術(shù)體系結(jié)構(gòu)級(jí)LP技術(shù)系統(tǒng)級(jí)LP技術(shù)EDA技術(shù)動(dòng)態(tài)、泄漏、短路、靜態(tài)封裝、低VDD、多VDD、多VT邏輯風(fēng)格降低gltich、信號(hào)同步、門控時(shí)鐘并行、流水線、預(yù)計(jì)算減運(yùn)算，運(yùn)算替換，編碼LP設(shè)計(jì)方法學(xué)、設(shè)計(jì)流程、庫、EDA廠家工具介紹異步電路，功耗管理，動(dòng)態(tài)電源電壓調(diào)整，門控功耗度量跳變能耗、峰值功耗、平均功耗、功耗延遲積模擬實(shí)現(xiàn)還是數(shù)字實(shí)現(xiàn)？模擬LP設(shè)計(jì)影響因素，數(shù)/模選擇原則低擺幅，電荷循環(huán)利用上一講分析了功耗源目的是有的放矢地進(jìn)行LP四種功率源泄漏直通靜態(tài)動(dòng)態(tài)第3講工藝和器件級(jí)的LP技術(shù)本講內(nèi)容工藝和器件級(jí)最低層級(jí)工藝設(shè)計(jì)師的天地IC設(shè)計(jì)師仍有作為制造特征尺寸電源電壓閾值電壓柵介質(zhì)材料封裝信號(hào)從die上的pad到chip上的leg（foot）本講內(nèi)容降低動(dòng)態(tài)功耗特征尺寸選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容電源電壓降低電源電壓，以降低動(dòng)態(tài)功耗封裝降低壓點(diǎn)上的動(dòng)態(tài)功耗降低泄漏功耗開發(fā)LP新工藝閾值電壓采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實(shí)現(xiàn)柵介質(zhì)采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗工藝級(jí)LP設(shè)計(jì)實(shí)例

FFT芯片的LP實(shí)現(xiàn)降低動(dòng)態(tài)功耗—特征尺寸降低動(dòng)態(tài)功耗特征尺寸選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容電源電壓降低電源電壓，以降低動(dòng)態(tài)功耗封裝降低壓點(diǎn)上的動(dòng)態(tài)功耗降低泄漏功耗開發(fā)LP新工藝閾值電壓采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實(shí)現(xiàn)柵介質(zhì)采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗工藝級(jí)LP設(shè)計(jì)實(shí)例

FFT芯片的LP實(shí)現(xiàn)特征尺寸選擇先進(jìn)工藝，可降低節(jié)點(diǎn)電容柵電容和漏電容PN結(jié)寄生電容互連線寄生電容通?；ミB線層數(shù)較多，有利于降低節(jié)點(diǎn)電容MIPS從0.8m工藝改為0.64m，工藝改變使同一微處理器功耗降低25％先進(jìn)工藝有利于LP先進(jìn)工藝特點(diǎn)低節(jié)點(diǎn)電容低K絕緣介質(zhì)、小尺寸，導(dǎo)致低節(jié)點(diǎn)電容低電阻率的導(dǎo)電金屬層由AL互連改為Cu互連多層互連線，在布線階段，可考慮每個(gè)節(jié)點(diǎn)的活性，優(yōu)化互連線，縮短活性高的節(jié)點(diǎn)的連線，降低寄生電容C低VDD加工成本高結(jié)論在加工成本允許范圍內(nèi)，盡可能選用先進(jìn)工藝降低動(dòng)態(tài)功耗—電源電壓降低動(dòng)態(tài)功耗特征尺寸選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容電源電壓降低電源電壓，以降低動(dòng)態(tài)功耗封裝降低壓點(diǎn)上的動(dòng)態(tài)功耗降低泄漏功耗開發(fā)LP新工藝閾值電壓采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實(shí)現(xiàn)柵介質(zhì)采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗工藝級(jí)LP設(shè)計(jì)實(shí)例

FFT芯片的LP實(shí)現(xiàn)降低電源電壓工藝進(jìn)步電源電壓下降從5V降到3.3V，功耗降低56％微處理器設(shè)計(jì)廠商一般都有低電壓微處理器降低電源電壓會(huì)帶來性能下降如何既LP又不影響電路性能？采用特殊電路設(shè)計(jì)技術(shù)采用的主要技術(shù)：并行技術(shù)，流水線技術(shù)等代價(jià)是增大面積面積越來越便宜采用多電源電壓技術(shù)在關(guān)鍵路徑使用高電源電壓在非關(guān)鍵路徑使用低電源電壓實(shí)際芯片中如何應(yīng)用多電源電壓技術(shù)？為了減小多電源電壓時(shí)物理布線的復(fù)雜度，具有相同電源電壓的門在電路拓?fù)鋱D中以簇組織，芯片被劃分成多個(gè)不同區(qū)域（電壓島）幾種多VDD技術(shù)的LP試驗(yàn)結(jié)果電源電壓為5V和4V時(shí)，功耗平均分別降了22.97％、7.17％、13.34％電源電壓為5V和3V時(shí)，功耗平均分別降了32.28％、8.99％、43.18％電源電壓為5V、4V和3V時(shí)，功耗平均分別降了34.72％、17.6％、44.97％幾種多VDD技術(shù)的LP試驗(yàn)結(jié)果當(dāng)代SOC設(shè)計(jì)中采用的多VDD技術(shù)靜態(tài)多電壓：StaticVoltageScaling(SVS)differentblocksorsubsystemsaregivendifferent,

fixedsupply

voltages.動(dòng)態(tài)多電壓：Multi-levelVoltageScaling(MVS)ablockorsubsystemisswitchedbetweentwoormorevoltagelevels.Only

afew,fixed,discretelevelsaresupportedfordifferentoperatingmodes.動(dòng)態(tài)變電壓/頻率：DynamicVoltageandFrequencyScaling(DVFS)A

largernumberofvoltagelevelsaredynamicallyswitchedtofollowchanging

workloads自適應(yīng)變電壓：AdaptiveVoltageScaling(AVS)anextensionofDVFSwhereacontrolloopis

usedtoadjustthevoltage多VDD技術(shù)的實(shí)施條件

單元庫要支持多電壓要提供電平轉(zhuǎn)換單元（Levelshifters）要提供隔離單元（IsolationCells，clamps/fencinglogic）當(dāng)某一區(qū)域powerdown后，需要斷開該區(qū)域與外界的通信該區(qū)域的驅(qū)動(dòng)其他活動(dòng)區(qū)域的輸出信號(hào)不能浮置，不能引入附加延遲要提供門控電源單元（Power-gatingCells）用MTCMOS（multi-threshold-CMOS）或休眠M(jìn)OS管實(shí)現(xiàn)用狀態(tài)記憶門控電源寄存器或鎖存器實(shí)現(xiàn)（stateretentionpowergating，SRPG）；SRPG保存掉電前的邏輯狀態(tài)，并在該區(qū)域掉電后仍對(duì)SRPG供電Levelshifters

&clamps不同電壓域之間的信號(hào)傳遞：電平轉(zhuǎn)換&信號(hào)隔離CharacterizationandSTA（statictiminganalysis）單元庫的特征化和整個(gè)芯片的STA都不再基于一個(gè)固定電源電壓進(jìn)行，更加復(fù)雜Floorplanning,Powerplanning,Grids增大布局和電源網(wǎng)格的復(fù)雜度Boardlevelissues芯片的驅(qū)動(dòng)電路板需提供多電源（regulators）Powerupandpowerdownsequencing上電順序很重要，否則可能導(dǎo)致死鎖（deadlock）多VDD技術(shù)的挑戰(zhàn)VoltageScalingInterfaces–LevelShifters信號(hào)從低電壓域到高電壓域時(shí)，為什么需要？0.9V信號(hào)驅(qū)動(dòng)1.2V門會(huì)導(dǎo)致門的NMOS和PMOS支路均導(dǎo)通，引起直通功耗標(biāo)準(zhǔn)單元庫是基于上升/下降延遲小、滿擺幅的輸入信號(hào)進(jìn)行特征化的。低擺幅信號(hào)接入高電壓庫單元時(shí)，會(huì)導(dǎo)致一個(gè)域中的driver和另一個(gè)域中的receiver的信號(hào)上升/下降時(shí)間惡化，導(dǎo)致時(shí)序出錯(cuò)和過大直通功耗最佳解決之道送入各域的信號(hào)都符合該域?qū)斎胄盘?hào)的電壓擺幅、上升/下降時(shí)間要求用levelshifters做域間緩沖器把時(shí)序和電壓擺幅問題在每個(gè)域的邊界處解決掉，每個(gè)域內(nèi)部時(shí)序不受外來信號(hào)特性影響，降低設(shè)計(jì)難度UnidirectionalLevelShifters其設(shè)計(jì)是模擬電路設(shè)計(jì)問題通常設(shè)計(jì)為單向應(yīng)用中的問題用于staticvoltagescaling沒問題用于MVS、DVFS、AVS時(shí)會(huì)有麻煩設(shè)計(jì)師必須讓各電壓域之間有確切的關(guān)系，才能使用這種單向LevelShifter“alwayshigher”,“alwayslower”,“alwaysthesame.”設(shè)計(jì)雙向LevelShifter從系統(tǒng)角度看有好處，但還存在實(shí)際困難LevelShifters–HightoLowVoltageTranslation按理講：信號(hào)從高電源域出來送到低電壓域，可以不用專門做shifter為什么還要專門做？為了時(shí)序安全若直接接入，則整個(gè)庫需要重新進(jìn)行特征化，才能支持精確的靜態(tài)時(shí)序分析即庫中每個(gè)門都必須針對(duì)任意輸入電壓擺幅進(jìn)行特征化若采用專門做的高到低轉(zhuǎn)換庫單元該庫單元已針對(duì)電平轉(zhuǎn)換需要進(jìn)行了特征化不需要整個(gè)庫重新特征化LevelShifters–HightoLowVoltageTranslation工作原理兩級(jí)反相器構(gòu)成的buffer，會(huì)引入一定時(shí)延，但對(duì)時(shí)序影響甚小只用VDDL即可LevelShifters–Low

to

HighVoltage

Translation若低壓域信號(hào)直接接入高壓域？driver方電壓低，驅(qū)動(dòng)能力弱，接收方輸入信號(hào)上升/下降時(shí)間長，導(dǎo)致較大直通功耗Clocktree穿過不同電壓域時(shí)，域界面處buffer的上升/下降時(shí)間變差，會(huì)增大時(shí)鐘偏斜必須設(shè)計(jì)專門的levelshifter提供快速的、全擺幅的信號(hào)到高電壓域設(shè)計(jì)工具可對(duì)它精確建模，用于準(zhǔn)確的時(shí)序分析有多種實(shí)現(xiàn)結(jié)構(gòu)一種簡單結(jié)構(gòu)的Low-to-Highlevelshifter需VDDL和VDDH，共享VSS對(duì)這種庫單元在很大電壓范圍內(nèi)進(jìn)行特征化，保證靜態(tài)時(shí)序分析的正確與高到低shifter相比，引入的延遲大用于關(guān)鍵路徑上的不同電壓域模塊時(shí)，需考慮shifter延遲以及物理布線約束LevelShifters–Low

to

HighVoltage

TranslationLevelShifterPlacement電平轉(zhuǎn)換器的放置高到低的轉(zhuǎn)換器通常放置在低壓域因?yàn)樗皇褂肰DDLLevelShifterPlacement低到高的轉(zhuǎn)換器可放置在低壓域、高壓域或兩域中間由于轉(zhuǎn)換器需VDDL和VDDH，電源線布線會(huì)復(fù)雜；0.9V電源線需要穿過1.1V區(qū)到達(dá)1.2V區(qū)LevelShifterPlacement建議放置在高壓域原因是：轉(zhuǎn)換器中的輸出驅(qū)動(dòng)級(jí)需要較大驅(qū)動(dòng)電流以驅(qū)動(dòng)高擺幅電路，輸入級(jí)需要的驅(qū)動(dòng)電流相對(duì)較小若放置在0.9V低壓區(qū)，則1.2V電源線需穿過1.1V電壓域，長連線導(dǎo)致IR壓降增加，不利于使輸出驅(qū)動(dòng)級(jí)的驅(qū)動(dòng)能力最大化輸出驅(qū)動(dòng)級(jí)輸入級(jí)LevelShifterPlacement低到高的轉(zhuǎn)換器建議放置在高壓域若兩個(gè)域間距足夠小，庫中buffer的驅(qū)動(dòng)能力足夠大，則在低壓域放置一個(gè)驅(qū)動(dòng)buffer即可若需在1.1V域加Buffer，則電源線布線復(fù)雜AutomationandLevelShifters電平轉(zhuǎn)換器不影響電路功能只是buffer現(xiàn)代綜合工具自動(dòng)插入不需改動(dòng)RTL文件EDA工具允許設(shè)計(jì)者指定放置策略低到高轉(zhuǎn)換器放置在低壓域、高壓域、中間地帶？設(shè)計(jì)者指定插入條件哪一個(gè)模塊需要插入？電壓差超過多少時(shí)插入？LevelShifterRecommendationsandPitfalls建議放置在目標(biāo)域低到高轉(zhuǎn)換器會(huì)引入顯著延遲，在設(shè)計(jì)關(guān)鍵路徑模塊時(shí)需注意這個(gè)問題不同電壓域之間究竟該插入低到高還是高到低轉(zhuǎn)換器，這個(gè)問題需明確缺點(diǎn)若不同電壓域之間電壓高低關(guān)系是變化的，那就需要特殊的轉(zhuǎn)換器來滿足這個(gè)需要，會(huì)使得時(shí)序驗(yàn)證變的復(fù)雜TimingIssuesinMulti-VoltageDesignsClocksClock信號(hào)需通過levelshifter穿行于各電壓域要保證把時(shí)鐘偏斜控制在一定范圍內(nèi)增大了時(shí)鐘樹綜合工具的工作量對(duì)Multi-levelVoltageScaling(MVS)技術(shù)，更增加該問題復(fù)雜度TimingIssuesinMulti-VoltageDesignsStaticTimingAnalysis靜態(tài)多電壓時(shí)時(shí)序分析不算太復(fù)雜，EDA工具可以解決得很好只需根據(jù)各模塊所使用的電壓值，對(duì)庫進(jìn)行特征化，即可得到精確的時(shí)序信息MVS技術(shù)會(huì)給EDA工具帶來挑戰(zhàn)一個(gè)模塊在不同工作模式下需要不同的電源電壓對(duì)于不同電源電壓，必須提出不同的時(shí)序約束綜合后的電路，必須同時(shí)在0.9V和1.1V時(shí)都滿足各自的時(shí)序約束PowerPlanningforMulti-VoltageDesign為各電源域供電需要各自的電源網(wǎng)絡(luò)需要布線布通從壓點(diǎn)到各電壓域的電阻小（IR降?。?duì)于倒焊（flip-chip）芯片可以在各電壓的上方設(shè)置一個(gè)電壓PAD布通和IR降的壓力較小對(duì)于傳統(tǒng)的邊焊芯片電源只能從芯片周邊的壓電點(diǎn)引到內(nèi)部的各電壓域布通和IR降的壓力較大多電壓域的數(shù)目可能要限制一下只有能顯著LP的域才采用多電壓SystemDesignIssueswithMulti-VoltageDesigns上電次序問題各電壓精確地同時(shí)上電不現(xiàn)實(shí)需明確定義各電壓域的上電次序，以保證芯片正常工作一些IP本身就要求按一定次序上電一種解決上電問題的方法首先，保證SOC各模塊均已完成初始上電（power-on-resetSchmittcircuit）然后，由定時(shí)器（timer）來判定PLL（Phase-Locked-Loops）和clock是否已穩(wěn)定下來最后，用握手協(xié)議來掌控更復(fù)雜的DVFS上電問題SystemDesignIssueswithMulti-VoltageDesigns需控制好各電源電壓的上升/下降過程系統(tǒng)在運(yùn)行過程中，電源電壓經(jīng)常會(huì)被改變要避免電壓過高沖（overshoot）或過低沖（undershoot）高沖或低沖超過目標(biāo)電壓一定限度，會(huì)引起電路出錯(cuò)或死鎖解決方法控制好初始加電過程控制好芯片工作后voltageregulator的性能電源控制軟件電源電壓控制器通常由CPU運(yùn)行電源控制軟件來控制與其他系統(tǒng)軟件集成在一起MVS/AVS每個(gè)區(qū)域選擇一個(gè)電源電壓后不再改變不同任務(wù)對(duì)性能的要求不同，IC性能在動(dòng)態(tài)變化；各任務(wù)所需性能的高低由系統(tǒng)軟件來標(biāo)識(shí)，并告知硬件所需電壓值；靜態(tài)多電壓的一種實(shí)現(xiàn)由高VDD區(qū)到低VDD區(qū)可以不需電平轉(zhuǎn)換電路由低VDD區(qū)到高VDD區(qū)需電平轉(zhuǎn)換電路提供隔離采用靜態(tài)多電源電壓技術(shù)的SOC的分析與設(shè)計(jì)多電源電壓技術(shù)使版圖設(shè)計(jì)復(fù)雜化，主要是實(shí)現(xiàn)各模塊與對(duì)應(yīng)的電源電壓線的互連過去，需設(shè)計(jì)者手工插入特定的電平轉(zhuǎn)換電路單元（實(shí)現(xiàn)信號(hào)電平轉(zhuǎn)換）和clamp電路單元（提供隔離），要考慮布局、與相應(yīng)VDD的互連等問題過去，分析MVS設(shè)計(jì)的芯片也困難，因?yàn)橛脗鹘y(tǒng)的層級(jí)化建模方法為各電壓島建模對(duì)先進(jìn)的工藝來說可能不夠準(zhǔn)確目前方法ARM1136核有3400個(gè)信號(hào)要從0.8V電壓島到1.0V電壓島，需要3400電平轉(zhuǎn)換器ARMArtisan庫提供了電平轉(zhuǎn)換器單元和clamp單元，CadenceEncounter設(shè)計(jì)系統(tǒng)自動(dòng)插入單元，自動(dòng)連接相應(yīng)VDD，自動(dòng)根據(jù)時(shí)序、信號(hào)完整性、電源線布線，優(yōu)化布局針對(duì)CadenceEncounterNanoRouteroutingengine，Cadence和ARM合作優(yōu)化設(shè)計(jì)了電平轉(zhuǎn)換器電路動(dòng)態(tài)變電壓原理通過仿真，分析SOC各種工作態(tài)對(duì)各電路模塊的性能要求（性能態(tài)），此階段被成為SOC的特征化（characterizationoftheSOC）在考慮了工藝偏差、溫度變化和電源線IR等影響后，確定各性能態(tài)所需最小電源電壓設(shè)計(jì)出能提供多種電壓的電源調(diào)制電路（supplyregulationcircuits－SRC），并考慮該電路模塊與SOC的通信方式有的把SRC集成到SOC中已用于多個(gè)投放于市場的產(chǎn)品中DVS的關(guān)鍵在于找出合理的任務(wù)調(diào)度的方法任務(wù)內(nèi)動(dòng)態(tài)的調(diào)整電壓的方法HFSM-SDF（層次化狀態(tài)機(jī)-同步數(shù)據(jù)流模型）RPI（實(shí)時(shí)任務(wù)執(zhí)行路徑識(shí)別）VS（電壓調(diào)整器）計(jì)算電壓改變的比率：動(dòng)態(tài)變電壓動(dòng)態(tài)變電壓的LP效果和基于最差執(zhí)行路徑進(jìn)行DVS的方法(WCEP)比較，可節(jié)省20.7%的功耗；和基于平均路徑進(jìn)行DVS的方法(ACEP)比較，可節(jié)省12.7%的功耗；和簡單的切斷電源的方法比較，可節(jié)省35.5%的功耗在任務(wù)內(nèi)準(zhǔn)確執(zhí)行路徑的DVS的方法自適應(yīng)變電壓（AVS）由NationalSemiconductor發(fā)明

商標(biāo)：PowerWise原理SOC中嵌入監(jiān)控器（monitor），監(jiān)控器監(jiān)控其電壓島的在當(dāng)前電源電壓下的工作速度來自于監(jiān)控器的數(shù)據(jù)被modecontrol分析后，通過一個(gè)專用接口，把信息發(fā)送給電源調(diào)制電路以改變電源電壓監(jiān)控器內(nèi)嵌在SOC中，自然就考慮了工藝偏差、溫度變化和電源線IR的影響PowerWise還可以減小泄漏功耗對(duì)雙阱工藝，動(dòng)態(tài)調(diào)節(jié)MOS管的“體”端電壓，改變閾值電壓采用AVS和TS的圖像處理ICTS－ThresholdScaling處理器各處理獨(dú)立任務(wù)、有不同性能態(tài)，分別采用AVS和TSInter-CoreCommunicationsUnit實(shí)現(xiàn)處理器之間的通信0.13um雙阱CMOS工藝每個(gè)處理器有一個(gè)專用的外設(shè)處理模塊，分別采用TS采用多VDD技術(shù)的IC優(yōu)化過程多電壓中的布局規(guī)劃多電壓的LP效果ARM1136JF-S（來自ARM公司）；ARMArtisan庫同一邏輯功能的庫單元采用了不同閾值，并支持多電壓操作芯片速度要求是350MHz低VDD會(huì)低速度，因此需根據(jù)速度要求，確定電路的各部分適用的VDD，即電壓區(qū)域劃分（電壓島的劃分）關(guān)鍵路徑模塊用90nm工藝的標(biāo)準(zhǔn)VDD，1.0V。非關(guān)鍵路徑模塊用0.8V電源電壓，可降低36%的動(dòng)態(tài)功耗動(dòng)態(tài)多電壓和變電壓的LP效果P隨f的變化FV：FixedVoltage；1.2VDV：DynamicVoltage；1.2V和0.9VAV：AdaptiveVoltage；從1.2V到0.7V的三種process/temperature情況下電源電壓降低的極限電源電壓能否無限下降？電源電壓的理論極限MOSFET工作在亞閾區(qū)（VG<VT）對(duì)反相器：直流增益G必須大于1為了健壯性，Gmax取10。n＝1.5時(shí)，VDD＝0.141972年至今陸續(xù)設(shè)計(jì)出電源電壓為0.2伏的CMOS芯片該理論極限也適用于工作于強(qiáng)反型區(qū)的晶體管實(shí)際取2-3倍VT由第一講結(jié)果可知，此時(shí)功耗延遲積最小噪聲容限限制器件特性變壞限制降低動(dòng)態(tài)功耗—封裝降低動(dòng)態(tài)功耗特征尺寸選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容電源電壓降低電源電壓，以降低動(dòng)態(tài)功耗封裝降低壓點(diǎn)上的動(dòng)態(tài)功耗降低泄漏功耗開發(fā)LP新工藝閾值電壓采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實(shí)現(xiàn)柵介質(zhì)采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗工藝級(jí)LP設(shè)計(jì)實(shí)例

FFT芯片的LP實(shí)現(xiàn)I/O的節(jié)點(diǎn)電容對(duì)動(dòng)態(tài)功耗的影響功耗根源驅(qū)動(dòng)片外大電容負(fù)載片外負(fù)載電容量級(jí)：5

~幾十pF片內(nèi)節(jié)點(diǎn)電容量級(jí)：幾十fF傳統(tǒng)封裝工藝

每個(gè)管腳電容：13-14pF 壓點(diǎn)：10pF；印刷電路板：3-4pF內(nèi)部操作功耗與I/O功耗比較實(shí)例－

32×32乘法器的“乘”操作能耗32×32位“乘”操作所需的最小能耗“Designtechniquesforenergyefficientandlow-powersystems”,Journalofsystemsarchitecture,2000,vol46,Iss1取數(shù)據(jù)的I/O能耗32×32位“乘”所需最小能耗從memory取數(shù)據(jù)時(shí)，容性I/O消耗的能量取數(shù)據(jù)的I/O能耗和乘操作能耗比較從memory取數(shù)據(jù)時(shí)，一個(gè)容性I/O消耗的能量采用24-bit地址字、3-bit控制字，傳輸32-bit數(shù)據(jù)能耗32×32位“乘”所需最小能耗對(duì)0.25微米1.8V工藝乘法操作能耗更小I/O能耗基本不變?nèi)绾谓档虸/O上的動(dòng)態(tài)功耗？功耗根源驅(qū)動(dòng)片外大電容負(fù)載（量級(jí)：5

~幾十pF）片內(nèi)節(jié)點(diǎn)電容量級(jí)：幾十fFLP策略減少外部輸出，從而避免驅(qū)動(dòng)大電容負(fù)載在一個(gè)襯底上多芯片集成（SOC）降低外部輸出信號(hào)頻率降低外部輸出信號(hào)擺幅盡量減小片外負(fù)載選擇LP的封裝方式

SIP（systeminapackage）選擇LP的封裝形式封裝的作用為die提供機(jī)械支撐、保護(hù)和電熱連接LP的封裝一代IC需要一代封裝80年代之前：以DIP（

dualin-linepackage）為代表的通孔封裝引腳少，間距固定，寄生電容大80年代：以QFP（

(dualflatpackage)）、SOP（smallout-linepackage）為代表的表面貼裝引腳多、密，間距可調(diào)，寄生電容減小90年代：以BGA（焊球陣列封裝）為代表在底部安裝引線，寄生電容更小，高速、LP選擇LP的封裝形式SIPsysteminapackage多個(gè)die、無源元件集成在一個(gè)封裝里DSP、MCU、FlashMemory、RF、MEMS、C、L等可顯著降低I/O功耗，提高性能美國佐治亞理工設(shè)計(jì)的SLIM在封裝效率、性能、可靠性方面提高10倍功耗、尺寸和成本顯著下降一般用于小量、低成本、應(yīng)用周期短的產(chǎn)品SOC用于大量、應(yīng)用周期長的高端產(chǎn)品針對(duì)電路特點(diǎn)開發(fā)的兩個(gè)LP工藝延遲小，泄漏時(shí)間短，開關(guān)功耗小，靜態(tài)功耗大適于高跳變率的靜態(tài)邏輯延遲大，泄漏時(shí)間長，開關(guān)功耗大，靜態(tài)功耗小適于低跳變率的靜態(tài)邏輯和動(dòng)態(tài)邏輯（泄漏時(shí)間較長）1995，100MHz32-bitDSP,0.9v,4mW,0.25um降低泄漏功耗—新工藝降低動(dòng)態(tài)功耗特征尺寸選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容電源電壓降低電源電壓，以降低動(dòng)態(tài)功耗封裝降低壓點(diǎn)上的動(dòng)態(tài)功耗降低泄漏功耗開發(fā)LP新工藝閾值電壓采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實(shí)現(xiàn)柵介質(zhì)采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗工藝級(jí)LP設(shè)計(jì)實(shí)例

FFT芯片的LP實(shí)現(xiàn)泄漏功耗—困擾先進(jìn)工藝的核心問題泄漏電流包括亞閾值泄漏、PN結(jié)泄漏、柵泄漏、柵漏泄漏（gateinduceddrainleakage，GIDL)等泄漏功耗占總功耗的百分比小于5％，0.25μm20-25％，130nm40％，90nm50-60%，65nm130nm工藝0.7V的Vth，泄漏電流約10-20pA/晶體管0.3V的Vth，泄漏電流約10-20nA/晶體管1M個(gè)晶體管，泄漏電流為8mA[1]困擾CMOS技術(shù)進(jìn)步多年必須改進(jìn)工藝，改進(jìn)器件結(jié)構(gòu)，保障器件特性并降低泄漏電流不損害性能當(dāng)代CMOS工藝的泄漏功耗問題泄漏功耗的增大會(huì)以指數(shù)關(guān)系增大芯片的失效率降低方法工藝級(jí)控制器件的物理結(jié)構(gòu)尺寸（氧化層厚度、結(jié)深等），并且改變器件的注入情況可以使泄漏電流減小工藝設(shè)計(jì)師的職責(zé)電路級(jí)控制每個(gè)MOSFET的四個(gè)端（漏、柵、源、襯底）上的電壓，可以有效地調(diào)整晶體管的閾值電壓和泄漏電流電路設(shè)計(jì)者的工作TI公司TexasInstruments05年9月宣布解決了65nm工藝的過大的泄漏電流問題從90nm工藝進(jìn)步到65nm采用了名為SmartReflex的工藝技術(shù)，在器件、電路設(shè)計(jì)和軟件設(shè)計(jì)三方面解決功耗和性能問題并不是單獨(dú)從采用高K介質(zhì)解決柵泄漏問題Intel公司有兩個(gè)65nm工藝P1264，針對(duì)高性能IC，已在2003年量產(chǎn)P1265，針對(duì)超低功耗IC，05年9月在流片測(cè)試工藝用于手機(jī)、PDA、低功耗CPU等芯片生產(chǎn)AMD等公司都在研發(fā)LPCPU05年9月宣布，通過改進(jìn)其P1264工藝，晶體管中的亞閾值泄漏、PN節(jié)泄漏、柵氧化層泄漏得到降低增加了柵氧化層厚度，犧牲了性能調(diào)整溝道注入，提高閾值電壓提高源漏區(qū)注入，實(shí)現(xiàn)超淺結(jié)P1265工藝，針對(duì)IC設(shè)計(jì)/制造中的功耗和泄漏問題，基于P1264開發(fā)Intel的第一條專門針對(duì)超低功耗IC，量身打造的工藝泄漏電流僅0.1nA/micron（P1264為100nA/micron，相差1000倍）適當(dāng)犧牲了性能：晶體管速度比高性能65nm工藝慢2倍8-metal，銅互連，低K電介質(zhì)層，應(yīng)變硅技術(shù)（strained-silicon）

NEC公司超低功耗工藝目標(biāo)針對(duì)移動(dòng)用芯片的設(shè)計(jì)和制造把目前傳統(tǒng)SOC的功耗降為原來的1/30，使電池充電一次的使用壽命延長為目前的10倍工藝節(jié)點(diǎn)瞄準(zhǔn)為65nm和45nm對(duì)于需要降低泄漏電流的IC，柵泄漏和GIDL比亞閾值泄漏大在低泄漏工作模式下，體偏置方法會(huì)增大GIDL減少泄漏電流的措施降低亞閾值泄漏采用對(duì)體偏置電壓比較敏感的結(jié)構(gòu)，體偏置方法不能降低GIDL和柵泄漏降低柵泄漏高K（HfSiON），高K也能降低GIDL降低GIDL溝道改進(jìn)以降低GIDL05年9月時(shí)靜態(tài)泄漏電流的實(shí)驗(yàn)室水平NFET為1.4pA，PFET為0.3pA降低泄漏功耗—閾值電壓降低動(dòng)態(tài)功耗特征尺寸選擇先進(jìn)工藝，以降低節(jié)點(diǎn)電容電源電壓降低電源電壓，以降低動(dòng)態(tài)功耗封裝降低壓點(diǎn)上的動(dòng)態(tài)功耗降低泄漏功耗開發(fā)LP新工藝閾值電壓采用多閾值技術(shù)，在不影響電路速度的情況下降低亞閾值泄漏功耗襯底電壓控制電路的實(shí)現(xiàn)柵介質(zhì)采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗工藝級(jí)LP設(shè)計(jì)實(shí)例

FFT芯片的LP實(shí)現(xiàn)閾值電壓和功耗、延遲的關(guān)系閾值電壓的改變對(duì)功耗、延遲的影響VT較小，則增大亞閾值泄漏功耗，但可降低延遲，提高速度VT較大，則減小亞閾值泄漏功耗，但增大延遲，降低速度不希望犧牲任何一個(gè)指標(biāo)，如何解決好這個(gè)矛盾關(guān)系？閾值電壓的影響因素和調(diào)節(jié)方法影響閾值電壓的因素？多閾值的實(shí)現(xiàn)方法從工藝上解決工藝本身就提供多閾值MOS管從設(shè)計(jì)上解決工藝沒提供多閾值MOS管由電路設(shè)計(jì)師來解決如何解決？調(diào)節(jié)襯底偏壓閾值電壓的調(diào)節(jié)功函數(shù)差、氧化層厚度、摻雜等改變襯底偏置電壓多閾值技術(shù)（Multi-ThresholdLogic）本質(zhì)思想需要LP，則采用高閾值需要速度，則采用低閾值現(xiàn)代LP設(shè)計(jì)所追求的目標(biāo)在不犧牲速度的前提下實(shí)現(xiàn)LP如何實(shí)現(xiàn)多閾值？目的解決先進(jìn)工藝的泄漏功耗過大問題VT對(duì)延遲和泄漏功耗的影響相反延遲（速度）與泄漏功耗的關(guān)系多閾值技術(shù)（Multi-ThresholdLogic）90nm工藝多閾值技術(shù)帶來的新問題多閾值技術(shù)以LP每個(gè)庫單元提供三個(gè)類型：低閾值、典型閾值和高閾值綜合工具根據(jù)路徑的不同，自動(dòng)選擇所需類型的庫單元，實(shí)現(xiàn)時(shí)序和功耗的同時(shí)優(yōu)化綜合的流程綜合的目標(biāo)是盡可能減少低閾值、高速度晶體管的數(shù)目，僅把它們用于關(guān)鍵路徑初始綜合是根據(jù)主單元庫完成其后再進(jìn)行一次優(yōu)化綜合，是根據(jù)附加庫（內(nèi)含多閾值庫單元）若速度優(yōu)先先用高速度、低閾值的庫進(jìn)行綜合一遍再把非關(guān)鍵路徑上的庫單元替換為典型閾值或高閾值單元若LP優(yōu)先先用低速度、高閾值的庫進(jìn)行綜合一遍再把關(guān)鍵路徑上的庫單元替換為低閾值、高速度的單元多閾值技術(shù)實(shí)現(xiàn)LP的具體方法方法一——從空間上根據(jù)路徑的不同，采用不同閾值的MOS管方法二——從時(shí)間上根據(jù)電路工作狀態(tài)的不同，動(dòng)態(tài)調(diào)整閾值不用路徑采用不同閾值的MOS管從空間（電路拓?fù)浣Y(jié)構(gòu)）上關(guān)鍵路徑用低閾值MOS管保證速度優(yōu)先，不考慮LP非關(guān)鍵路徑用高閾值MOS管既保證速度，又降低泄漏功耗不同路徑采用不同閾值MOS管局限？關(guān)鍵路徑是相對(duì)的，會(huì)發(fā)生變化仍能起到LP的作用，并保證速度雙VT和單VT32位加法器的路徑延遲最大延遲相同不同路徑采用不同閾值MOS管根據(jù)電路工作狀態(tài)動(dòng)態(tài)調(diào)整閾值從時(shí)間上：根據(jù)工作狀態(tài)的不同，采用多閾值工作時(shí)，低閾值，保證速度不需要工作時(shí)，高閾值，LP動(dòng)態(tài)調(diào)整閾值的不同實(shí)現(xiàn)方法MTCMOSMulti-ThresholdVTCMOSMs:高閾值管;M1/M2:低閾值管原理工作期間：stb＝0Ms

管導(dǎo)通，僅引入小串阻待機(jī)期間：stb＝1Ms管處于亞閾區(qū)，

VT高閾值，Isub很小增加了高閾值PMOS，降低泄漏功耗，

增加面積、工藝成本、延遲被成為PowerGating（門控電源）技術(shù)高閾值NMOS比高閾值PMOS優(yōu)越相同溝道寬度下，引入的串阻小相同驅(qū)動(dòng)下，面積小用門控電源技術(shù)降低泄漏功耗門控電源（PowerGating）通過電源開關(guān)，采用物理上將電路和電源或地?cái)嚅_連接電源開關(guān)采用高閾值，邏輯單元采用低閾值（為多閾值MOS電路）強(qiáng)化關(guān)斷以降低亞閾值漏電功耗強(qiáng)化關(guān)斷方法插入PMOS（或NMOS）在standby期間，柵壓為VDD＋0.4（VSS-0.4）正常工作期間，柵壓為VSS（VDD）好處：一種MOS管；控制簡單門控電源結(jié)合門控時(shí)鐘門控電源結(jié)合門控時(shí)鐘門控電源用來降低泄漏功耗門控時(shí)鐘用來降低動(dòng)態(tài)功耗門控電源結(jié)合門控時(shí)鐘動(dòng)態(tài)改變閾值技術(shù)－DTMOS調(diào)節(jié)VBS柵襯短接的MOS管在工作時(shí)：源襯結(jié)正偏，形成寄生雙極管，增大導(dǎo)通電流在截止時(shí)：正常襯偏DTMOS比常規(guī)MOS電路LP，門延遲減少40％動(dòng)態(tài)改變閾值技術(shù)－閾值電壓的縮放由性能要求決定CLK的頻率不同工作狀態(tài)下，需要的工作頻率不同閾值電壓根據(jù)工作頻率的不同，動(dòng)態(tài)“縮放”，使電路頻率在滿足要求的前提下，盡可能降低亞閾值泄漏功耗SOI工藝在多閾值控制方面有一定優(yōu)勢(shì)優(yōu)點(diǎn)改變襯底電壓時(shí)充/放電電流小與體硅CMOS相比，SOI的襯底寄生電容小，充/放電電流比僅為體規(guī)CMOS的1/20可以通過調(diào)節(jié)背柵偏壓改變閾值電壓不足SOI工藝成本較高，仍不是主流工藝采用VTMOS技術(shù)的MPEG4芯片

的泄漏功耗測(cè)量結(jié)果工作時(shí)，低于10mA待機(jī)時(shí)，低于10uA用于實(shí)現(xiàn)反偏的電荷泵帶來的電流增大僅為0.2%為了通過反饋來控制襯底偏壓，需要體電勢(shì)探測(cè)電路，會(huì)消耗大約1μA的電流每周期，給阱電容充/放電的能量約為50nJ實(shí)現(xiàn)體電壓可調(diào)所需要的隔離和布線引起的面積增加約為5%從工作狀態(tài)轉(zhuǎn)到待機(jī)狀態(tài)，需要100μs；

從待機(jī)狀態(tài)轉(zhuǎn)到工作狀態(tài)僅需0.1μs“休眠慢喚醒快”的延遲特性可以讓人接受采用VTMOS技術(shù)的MPEG4芯片

的泄漏功耗測(cè)量結(jié)果如何控制襯底偏壓實(shí)現(xiàn)閾值電壓調(diào)節(jié)？如何實(shí)現(xiàn)該電路？VTCMOSVariableThresholdVTCMOS動(dòng)態(tài)改變襯底偏置電壓工作期間：stb＝0Vnw＝VDD，Vpw＝0，VBS＝0待機(jī)期間：stb＝1Vnw＝2VDD，Vpw＝－VDD，高閾值VTCTL的電路實(shí)現(xiàn)VTCTL的工作原理VDD和GND:共用電源；2VDD和-VDD:另加電源待機(jī)：stb＝“1”，M1、M2關(guān)斷V1＝2VDD，V3=VDD，

Vnw=2VDDV2＝-VDD

，V4=GND，Vpw=-VDD工作：stb＝“0”，M1、M2導(dǎo)通V1＝0＋M3關(guān)斷，V3=2VDD，Vnw=VDDV2=VDD–M4關(guān)斷，V4=-VDD，Vpw=GND用雙脈沖電荷泵或單脈沖電荷泵產(chǎn)生2VDD用二極管電路或PMOS管產(chǎn)生-VDD實(shí)現(xiàn)電路參見[附錄]柵極泄漏電流柵氧層厚度太厚：導(dǎo)通電流小太?。褐挥袔准{米時(shí)，隧穿效應(yīng)引起的泄漏電流再不可忽視如何降低柵泄漏功耗？為了速度，只能采用薄柵氧化層在薄柵氧化層情況下，如何降低柵泄漏功耗？傳統(tǒng)的熱氧化層?xùn)沤橘|(zhì)泄漏電流嚴(yán)重，已不適于LPCMOS電路系統(tǒng)的工藝實(shí)現(xiàn)采用高K柵介質(zhì)層代替二氧化硅能有效抑制柵泄漏電流是90nmCMOS工藝以下的關(guān)鍵技術(shù)高K柵介質(zhì)氮氧化物三明治結(jié)構(gòu)泄漏電流降低15%，電子遷移率增大15%，空穴遷移率不變?cè)訉拥矸e法形成HfO2-Al2O3薄膜快速傅立葉變換處理器FastFourierTransform(FFT)chipsStanfordUltraLowPowerTechnologyGroupDepartmentofElectricalEngineeringStanfordUniversity/projects/ulp/ulp.html背景知識(shí)何謂FFT？它是一種運(yùn)算是在DFT(DiscreteFourierTransform)基礎(chǔ)上，為了降低運(yùn)算量而提出的快速、通用的DFT計(jì)算方法被廣泛用于數(shù)字信號(hào)處理傅立葉變換的各種形式離散傅立葉正/逆變換的計(jì)算量FFT處理器有重要應(yīng)用FFT的提出，使DFT被廣泛用于各個(gè)技術(shù)領(lǐng)域FFT處理器在信號(hào)處理領(lǐng)域有重要應(yīng)用LP的FFT處理器－SPIFFEE的設(shè)計(jì)要求LP性能室溫下，0.5V電源電壓下工作頻率可超過100MHz除考慮到低功耗、高性能、深流水外，還特別考慮了高度的健壯性加入掃描鏈，可以對(duì)每個(gè)功能模塊進(jìn)行單獨(dú)測(cè)試所有電路模塊都被設(shè)計(jì)為可以在極低的時(shí)鐘頻率下工作，便于改變工作狀態(tài)技術(shù)方案的選擇技術(shù)方案的選擇1024-point的FFT處理器采用全定制設(shè)計(jì)專門針對(duì)LP設(shè)計(jì)處理36bitfixed-pointdata(18bitsrealand18bitsimaginary)為了保證計(jì)算精度，主數(shù)據(jù)通道是20-24bits每個(gè)周期，數(shù)據(jù)通道針對(duì)的計(jì)算acomplexradix-2butterfly，包括：4個(gè)乘,6個(gè)加,6個(gè)20bit讀,4個(gè)20bit寫,11個(gè)地址字的計(jì)算SPIFFEE結(jié)構(gòu)布局圖和芯片照片

0.5μmULP（UltraLowPower）CMOS工藝SPIFFEE的有關(guān)參數(shù)460,000個(gè)晶體管包括8個(gè)128x36bitlowpowerSRAMswithhierarchicalbitlines4個(gè)16x40bitdualportedcaches2個(gè)256x40bitlowpowerROMswithhierarchicalbitlines4個(gè)20bitx20bitfullarraypipelinedmultipliers

6個(gè)24bitCLAaddersController,Voltagecontrolledoscillator,andtestcircuitrySPIFFEE的測(cè)試結(jié)果在0.4V電源下工作頻率為85MHz，功耗為8mW室溫下0.125V的電源電壓下仍可正常工作環(huán)振在Vdd=70mV時(shí)即可正常工作77K低溫下

0.027V的電源電壓下即可正常工作可在61μs內(nèi)完成1024pointtransform的計(jì)算，能量利用率是已有產(chǎn)品的75倍以上SPIFFEE中采用的LP技術(shù)能在極低電源電壓下工作室溫下，0.125V的電源電壓下仍可正常工作77K低溫下，0.027V的電源電壓下即可正常工作多閾值技術(shù)芯片用可調(diào)節(jié)閾值的低閾值CMOS工藝制備，使電源電壓可大幅降低所有的襯底和阱偏置都不是直接接Vdd或Gnd，而是分別外接壓點(diǎn)，使得MOS管的閾值可調(diào)主存儲(chǔ)器的襯底/阱的偏置單接壓點(diǎn)，和處理器中其他電路模塊的襯底/阱偏置分開SPIFFEE中采用的LP技術(shù)降低I/O端口的動(dòng)態(tài)功耗I/O端口的時(shí)鐘與處理器內(nèi)部的時(shí)鐘分開便于測(cè)試便于配置為LP工作模式I/O壓點(diǎn)中有電壓平移電路使得處理器內(nèi)核的電源電壓可以低于I/O壓點(diǎn)電路的電源電壓便于調(diào)節(jié)輸出信號(hào)擺幅、頻率便于調(diào)節(jié)處理器內(nèi)核的工作電壓乘法器采用流水線陣列結(jié)構(gòu)SRAM和ROM采用層級(jí)化位線結(jié)構(gòu)SPIFFEE的三個(gè)不同芯片SPIFFEE的三個(gè)不同芯片SPIFFEE與其他商用FFT處理器的功耗比較FFT處理器的商用產(chǎn)品和研究類樣品很多實(shí)現(xiàn)方式專用的FFT處理器芯片PCB板級(jí)構(gòu)成的軟/硬件共同實(shí)現(xiàn)的用DSP實(shí)現(xiàn)的選擇能進(jìn)行1024-pointcomplextransform的進(jìn)行了比較SPIFFEE與其他商用FFT處理器的功耗比較SPIFFEE與其他商用FFT處理器的功耗比較SPIFFEE與其他商用FFT處理器的功耗比較比較結(jié)果來自/~bbaas/fftinfo.html#Table只選擇了其中工藝相近或更好工藝的產(chǎn)品進(jìn)行比較結(jié)論在性能相近的情況下，SPIFFEE的能量利用率最高小結(jié)降低動(dòng)態(tài)功耗特征尺寸降低節(jié)點(diǎn)電容。從0.8m工藝改為0.64m，功耗降低25％電源電壓降低電源電壓，以降低動(dòng)態(tài)功耗降低電源電壓而不影響性能的技術(shù)：并行，流水線，多電源電壓封裝降低壓點(diǎn)上的動(dòng)態(tài)功耗。壓點(diǎn)：5－幾十pF；片內(nèi)節(jié)點(diǎn)：幾十fF降低泄漏功耗開發(fā)LP新工藝閾值電壓采用多閾值、變閾值技術(shù)、強(qiáng)化關(guān)斷，在不影響電路速度的情況下降低亞閾值泄漏功耗采用VTMOS技術(shù)的MPEG4芯片的泄漏功耗：10mA－－10uA柵介質(zhì)采用高K柵介質(zhì)，在不影響電路速度的情況下減小柵極泄漏功耗15%工藝級(jí)LP設(shè)計(jì)實(shí)例SPIFFEE在性能相近的情況下，SPIFFEE的能量利用率是已有產(chǎn)品的75倍以上重點(diǎn)重點(diǎn)多電源電壓LP技術(shù)多閾值電壓LP技術(shù)講義內(nèi)容LP需求、必要性便攜和電池，散熱和封裝制冷成本，器件極限和可靠性、性能極限，環(huán)保功耗源電路級(jí)LP技術(shù)工藝級(jí)LP技術(shù)邏輯（門）級(jí)LP技術(shù)RTL級(jí)LP技術(shù)算法級(jí)LP技術(shù)體系結(jié)構(gòu)級(jí)LP技術(shù)系統(tǒng)級(jí)LP技術(shù)EDA技術(shù)動(dòng)態(tài)、泄漏、短路、靜態(tài)封裝、低VDD、多VDD、多VT邏輯風(fēng)格降低gltich、信號(hào)同步、門控時(shí)鐘并行、流水線、預(yù)計(jì)算減運(yùn)算，運(yùn)算替換，編碼LP設(shè)計(jì)方法學(xué)、設(shè)計(jì)流程、庫、EDA廠家工具介紹異步電路，功耗管理，動(dòng)態(tài)電源電壓調(diào)整，門控功耗度量跳變能耗、峰值功耗、平均功耗、功耗延遲積模擬實(shí)現(xiàn)還是數(shù)字實(shí)現(xiàn)？模擬LP設(shè)計(jì)影響因素，數(shù)/模選擇原則低擺幅，電荷循環(huán)利用

下課附錄

VTCTL電路中2VDD和-VDD的產(chǎn)生方法VTCTL的電路實(shí)現(xiàn)用雙脈沖電荷泵產(chǎn)生2VDD不需要另加2VDD電源雙脈沖假設(shè)Ck1、Ck2不交疊，幅度:

0

-

VDD以VDD=5V，VT=1V為例雙脈沖電荷泵左電路5510555105549440V2105551055510550350V100500050005000ck250005000500050ck1V1和V2分別為與Ck1和Ck