嵌入式硬件基礎

關于嵌入式硬件基礎第一頁，共八十三頁，編輯于2023年，星期一嵌入式系統(tǒng)嵌入式系統(tǒng)硬件部分嵌入式系統(tǒng)軟件部分如人的大腦，決定了硬件的操作模式。通過良好的操作系統(tǒng)以及應用程序，把硬件功能發(fā)揮到極至。如人的手、腳、神經等部位，決定了嵌入式系統(tǒng)的先天功能。如運算能力和I/O接口等。第二頁，共八十三頁，編輯于2023年，星期一主要內容1324基本組成嵌入式處理器總線存儲器第三頁，共八十三頁，編輯于2023年，星期一

嵌入式微處理器總線存儲器輸入/輸出接口和設備嵌入式系統(tǒng)硬件組成第四頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器指令系統(tǒng)CISC：復雜指令集（ComplexInstructionSetComputer）具有大量的指令和尋址方式，指令長度可變8/2原則：80%的程序只使用20%的指令大多數程序只使用少量的指令就能夠運行。RISC：精簡指令集（ReducedInstructionSetComputer)只包含最有用的指令，指令長度固定確保數據通道快速執(zhí)行每一條指令使CPU硬件結構設計變得更為簡單第五頁，共八十三頁，編輯于2023年，星期一CISC與RISC的對比類別CISCRISC指令系統(tǒng)指令數量很多，通常>200較少，通常少于100執(zhí)行時間有些指令執(zhí)行時間很長，如整塊的存儲器內容拷貝；或將多個寄存器的內容拷貝到存貯器沒有較長執(zhí)行時間的指令編碼長度編碼長度可變，1-15字節(jié)編碼長度固定，通常為4個字節(jié)尋址方式尋址方式多樣簡單尋址操作可以對存儲器和寄存器進行算術和邏輯操作只能對寄存器進行算術和邏輯操作，Load/Store體系結構編譯難以用優(yōu)化編譯器生成高效的目標代碼程序采用優(yōu)化編譯技術，生成高效的目標代碼程序第六頁，共八十三頁，編輯于2023年，星期一馮·諾依曼體系結構嵌入式微處理器指令系統(tǒng)第七頁，共八十三頁，編輯于2023年，星期一馮·諾依曼體系結構指令寄存器控制器算邏單元輸入輸出中央處理器存儲器程序指令0指令1指令2指令3指令4數據數據0數據1數據2第八頁，共八十三頁，編輯于2023年，星期一哈佛體系結構指令寄存器控制器算邏單元輸入輸出CPU程序存儲器指令0指令1指令2數據存儲器數據0數據1數據2地址指令地址數據第九頁，共八十三頁，編輯于2023年，星期一Motorola公司DSP56311結構哈佛結構第十頁，共八十三頁，編輯于2023年，星期一總線嵌入式系統(tǒng)的總線一般集成在嵌入式微處理器中。從微處理器的角度來看，總線可分為片外總線和片內總線。選擇總線和選擇嵌入式微處理器密切相關，總線的種類隨不同的微處理器的結構而不同。第十一頁，共八十三頁，編輯于2023年，星期一存儲器嵌入式系統(tǒng)的存儲器包括cache、主存和外存。大多數嵌入式系統(tǒng)的代碼和數據都存儲在處理器可直接訪問的存儲空間即主存中。系統(tǒng)上電后在主存中的代碼直接運行。外存是處理器不能直接訪問的存儲器，用來存放各種信息。第十二頁，共八十三頁，編輯于2023年，星期一存儲器寄存器高速緩存SRAM主存儲器SDRAM本地存儲器Flash、ROM、磁盤網絡存儲器Flash、ROM、磁盤時鐘周期01—1010—10020,000,000分層結構第十三頁，共八十三頁，編輯于2023年，星期一主要內容1324基本組成嵌入式處理器總線存儲器第十四頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的分類嵌入式微處理器種類繁多，按位數可分為4位、8位、16位、32位和64位。按用途來分，嵌入式微處理器可分為嵌入式DSP和通用的嵌入式微處理器兩種：嵌入式DSP：專用于數字信號處理，采用哈佛結構，程序和數據分開存儲，采用一系列措施保證數字信號的處理速度。通用的嵌入式微處理器：一般是集成了通用微處理器的核、總線、外圍接口和設備的SOC芯片，有些還將DSP作為協處理器集成。

第十五頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的特點集成度體系結構指令集性能功耗和管理第十六頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的集成度

嵌入式微處理器是面向應用的，其片內所包含的組件的數目和種類是由它的市場定位決定的。 在最普通的情況下，嵌入式微處理器包括：片內存儲器：部分嵌入式微處理器外部存儲器的控制器，外設接口(串口，并口)LCD控制器：面向終端類應用的嵌入式微處理器中斷控制器，DMA控制器，協處理器定時器，A/D、D/A轉換器多媒體加速器：當高級圖形功能需要時總線其他標準接口或外設第十七頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的集成度單芯片方式：三星44B0X芯片的內部結構單芯片方式第十八頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的集成度芯片組方式：兩芯片組的手持PC方案芯片組方式第十九頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的體系結構算術格式（ArithmeticFormat）功能單元（FunctionalUnits）流水線（Pipeline）通常采用單周期執(zhí)行指令，可能導致比較長的流水線第二十頁，共八十三頁，編輯于2023年，星期一流水線技術流水線(Pipeline)技術：幾個指令可以并行執(zhí)行提高了CPU的運行效率內部信息流要求通暢流動譯碼取指執(zhí)行add譯碼取指執(zhí)行sub譯碼取指執(zhí)行cmp時間AddSubCmp第二十一頁，共八十三頁，編輯于2023年，星期一指令流水線—以ARM為例為增加處理器指令流的速度，ARM7系列使用3級流水線.允許多個操作同時處理，比逐條指令執(zhí)行要快。

PC指向正被取指的指令，而非正在執(zhí)行的指令FetchDecodeExecute從存儲器中讀取指令解碼指令寄存器讀（從寄存器Bank）移位及ALU操作寄存器寫（到寄存器Bank）PC PCPC-4 PC-2PC-8 PC-4ARM Thumb第二十二頁，共八十三頁，編輯于2023年，星期一最佳流水線該例中用6個時鐘周期執(zhí)行了6條指令所有的操作都在寄存器中（單周期執(zhí)行）指令周期數(CPI)=1

操作周期 1 2 3 4 56ADDSUBMOVANDORREORCMPRSBFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteDecodeExecuteFetchDecodeFetchFetch第二十三頁，共八十三頁，編輯于2023年，星期一LDR流水線舉例LDRR2,[R3,#0x0C]!該例中，用6周期執(zhí)行了4條指令指令周期數(CPI)=1.5

周期

操作 1 2 3 4 5 6ADDSUBLDRMOVANDORRFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteDataWritebackFetchDecodeExecuteFetchDecodeFetch第二十四頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的指令集為滿足應用領域的需要，嵌入式微處理器的指令集一般要針對特定領域的應用進行剪裁和擴充。類似于DSP的數字處理功能:乘加(MAC)操作：它在一個周期中執(zhí)行了一次乘法運算和一次加法運算。SIMD類操作：允許使用一條指令進行多個并行數據流的計算。零開銷的循環(huán)指令：采用硬件方式減少了循環(huán)的開銷。多媒體加速指令：像素處理、多邊形、3D操作等指令。第二十五頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的性能低端（低價，低性能）一般低端嵌入式微處理器的性能最多達到50MIPS，應用在對性能要求不高但對價格和功耗有嚴格要求的應用系統(tǒng)中。中檔，低功耗中檔的嵌入式微處理器可達到較好的性能（如150MIPS以上），采用增加時鐘頻率、加深流水深度、增加Cache及一些額外的功能塊來提高性能，并保持低功耗。高端高端嵌入式微處理器用于高強度計算的應用，使用不同的方法來達到更高的并行度.

第二十六頁，共八十三頁，編輯于2023年，星期一嵌入式微處理器的功耗管理大多數嵌入式系統(tǒng)有功耗的限制（特別是電池供電的系統(tǒng)），它們不支持使用風扇和其他冷卻設備。

降低工作電壓提供不同的時鐘頻率關閉暫時不使用的功能塊提供功耗管理機制總線及存儲器對其的影響第二十七頁，共八十三頁，編輯于2023年，星期一嵌入式處理器體系結構按體系結構的不同可分為五大類ARMMIPSPOWERPCSH系列X86架構(CISC)第二十八頁，共八十三頁，編輯于2023年，星期一第二十九頁，共八十三頁，編輯于2023年，星期一ARM微處理器ARM處理器具有RISC體系結構的典型特征，同時具有以下特點:在每條數據處理指令當中，都控制算術邏輯單元ALU和移位器，以使ALU和移位器獲得最大的利用率；自動遞增和自動遞減的尋址模式，以優(yōu)化程序中的循環(huán)；同時Load和Store多條指令，以增加數據吞吐量所有指令都可以條件執(zhí)行，以增大執(zhí)行吞吐量；這些是對基本RISC體系結構的增強，使得ARM處理器可以在高性能、小代碼尺寸、低功耗和小芯片面積之間獲得好的平衡。第三十頁，共八十三頁，編輯于2023年，星期一ARM微處理器：編程模型數據類型字節(jié)型數據（Byte）：數據寬度為8bits半字數據類型（HalfWord）：數據寬度為16bits，存取式必須以2字節(jié)對齊的方式字數據類型（Word）：數據寬度為32bits，存取式必須以4字節(jié)對齊的方式第三十一頁，共八十三頁，編輯于2023年，星期一ARM微處理器：CPU模式7種CPU模式

第三十二頁，共八十三頁，編輯于2023年，星期一ARM微處理器：處理器工作狀態(tài)處理器有兩種工作狀態(tài)：ARM：32位，執(zhí)行字對準的ARM指令Thumb：16位，執(zhí)行半字對準的Thumb指令ARM和Thumb之間狀態(tài)的切換不影響處理器的模式或寄存器的內容第三十三頁，共八十三頁，編輯于2023年，星期一ARM微處理器：處理器工作狀態(tài)進入Thumb狀態(tài)：執(zhí)行BX指令，并設置操作數寄存器的狀態(tài)（位[0]）為1。在Thumb狀態(tài)進入異常(IRQ,FIQ,UNDEF,ABORT,SWIetc.)，當異常處理返回時自動轉換到Thumb狀態(tài)進入ARM狀態(tài)：執(zhí)行BX指令，并設置操作數寄存器的狀態(tài)（位[0]）為0。進入異常時，將PC放入異常模式鏈接寄存器中，從異常向量地址開始執(zhí)行也可進入ARM狀態(tài)第三十四頁，共八十三頁，編輯于2023年，星期一ARM微處理器：寄存器ARM處理器有37個寄存器

31個通用寄存器：程序計數器、堆棧及其他通用寄存器6個狀態(tài)寄存器這些寄存器不能同時看到不同的處理器狀態(tài)和工作模式確定哪些寄存器是對編程者是可見的第三十五頁，共八十三頁，編輯于2023年，星期一ARM微處理器：ARMState寄存器第三十六頁，共八十三頁，編輯于2023年，星期一ARM微處理器:ThumbState寄存器第三十七頁，共八十三頁，編輯于2023年，星期一ARMState與ThumbState寄存器關系第三十八頁，共八十三頁，編輯于2023年，星期一ARM微處理器：程序狀態(tài)寄存器CPSR（當前程序狀態(tài)寄存器）在所有的模式下都是可以讀寫的，它主要包含：條件標志中斷使能標志當前處理器的模式其它的一些狀態(tài)和控制標志第三十九頁，共八十三頁，編輯于2023年，星期一ARM微處理器：程序狀態(tài)寄存器模式控制位M0-M4第四十頁，共八十三頁，編輯于2023年，星期一ARM微處理器：異常ARMCPU將引起異常的類型分為7種第四十一頁，共八十三頁，編輯于2023年，星期一ARM微處理器：異常異常的優(yōu)先級第四十二頁，共八十三頁，編輯于2023年，星期一ARM微處理器：內存和I/OARM的尋址空間是線性的地址空間，為232=4GBytes0to3存儲第一個word,bytes4to7存儲第二個字ARM支持大端（Big-endian）和小端（Little-endian）的內存數據方式，可以通過硬件的方式設置（沒有提供軟件的方式）端模式第四十三頁，共八十三頁，編輯于2023年，星期一ARM微處理器：內存和I/O大端的數據存放格式第四十四頁，共八十三頁，編輯于2023年，星期一ARM微處理器：內存和I/O小端的數據格式

第四十五頁，共八十三頁，編輯于2023年，星期一ARM微處理器：內存和I/O實例變量A：wordA=0xf6734bcd，在內存中的起始地址為0xb3204500變量B：halfwordB=218，在內存中的起始地址為0xddddddd0第四十六頁，共八十三頁，編輯于2023年，星期一ARM微處理器：內存和I/O大端小端

0xb32045000xddddddd00xb32045000xddddddd0f6f673734b4bcdcddada0000第四十七頁，共八十三頁，編輯于2023年，星期一主要內容1324基本組成嵌入式處理器總線存儲器第四十八頁，共八十三頁，編輯于2023年，星期一總線總線的主要參數有總線的帶寬：又稱總線位寬，指的是總線能同時傳送數據的位數?？偩€的位寬：又稱總線的數據傳送率，是指在一定時間內總線上可傳送的數據總量，用每秒最大傳送數據量來衡量?？偩€帶寬越寬，傳輸率越高總線的工作時鐘頻率：工作頻率越高，速度越快?？偩€的類型按相對于CPU位置劃分——片外總線、片內總線按功能和信號類型——DB、AB、CB第四十九頁，共八十三頁，編輯于2023年，星期一概述一個微處理器系統(tǒng)可能含有多條總線高速設備可以連到高速總線上。低速設備可以連到低速總線上。橋：總線互聯的電路。原因：數據寬度：高速總線通常提供較寬的數據連接。成本：高速總線通常采用更昂貴的電路和連接器。橋允許總線獨立操作，這樣在I/O操作中可提供某些并行性。第五十頁，共八十三頁，編輯于2023年，星期一概述存儲器高速設備CPU低速設備低速設備橋高速總線低速總線多總線系統(tǒng)第五十一頁，共八十三頁，編輯于2023年，星期一概述第五十二頁，共八十三頁，編輯于2023年，星期一概述Processor-localbusMicro-processorCacheMemorycontrollerDMAcontrollerBridgePeripheralPeripheralPeripheralPeripheralbus外設總線嵌入式系統(tǒng)總線第五十三頁，共八十三頁，編輯于2023年，星期一AMBA總線AMBA（AdvancedMicrocontrollerBusArchitecture）是ARM公司研發(fā)的一種總線規(guī)范，目前為3.0版本。在AMBA總線規(guī)范中，定義了3種總線:AHB(AdvancedHigh-performanceBus)：用于高性能系統(tǒng)模塊的連接，支持突發(fā)模式數據傳輸和事務分割；可以有效地連接處理器、片上和片外存儲器，支持流水線操作。ASB（AdvancedSystemBus）：也用于高性能系統(tǒng)模塊的連接，由AHB總線替代；APB（AdvancedPeripheralBus）：用于較低性能外設的簡單連接，一般是接在AHB或ASB系統(tǒng)總線上的第二級總線。第五十四頁，共八十三頁，編輯于2023年，星期一AMBA總線外部總線APB系統(tǒng)總線AHB測試接口ARMCPUSDRAMControlSRAMLCDControl橋并行接口串行接口TimerUART基于AMBA總線的典型系統(tǒng)第五十五頁，共八十三頁，編輯于2023年，星期一AMBA總線-AHBAHB總線主要由主單元、從單元、仲裁器和譯碼器組成。AHB主單元:只有主單元可在任何時刻使用總線。AHB可以有一個或多個主單元。主單元可以是RISC處理器、協處理器以及DMA控制器，以啟動和控制總線操作。第五十六頁，共八十三頁，編輯于2023年，星期一AMBA總線-AHBAHB從單元:可以響應（并非啟動）讀或寫總線操作?？偩€的從單元可以在給定的地址范圍內對讀寫操作進行相應的反應。從單元向主單元發(fā)出成功、失敗信號或等待各種反饋信號。從單元通常是其復雜程度不足以成為主單元的固定功能塊，例如外存接口、總線橋接口以及任何內存都可以是從單元，系統(tǒng)的其他外設也包含在AHB的從單元中。第五十七頁，共八十三頁，編輯于2023年，星期一AMBA總線-AHBAHB仲裁器用來確定控制總線是哪個主單元，以保證在任何時候只有一個主單元可以啟動數據傳輸。AHB譯碼器總線譯碼器用于傳輸譯碼工作，提供傳輸過程中從單元的片選信號。第五十八頁，共八十三頁，編輯于2023年，星期一AMBA總線-AHB一個典型的AHB總線工作過程，它包括以下兩個階段：地址傳送階段(addressphase)：它將只持續(xù)一個時鐘周期。在HCLK的上升沿數據有效。所有的從單元都在這個上升沿來采樣地址信息。數據傳送階段（dataphase）：它需要一個或幾個時鐘周期?？梢酝ㄟ^HREADY信號來延長數據傳輸時間，當HREADY信號為低電平時，就在數據傳輸中加入等待周期，直到HREADY信號為高電平才表示這次傳輸階段結束。第五十九頁，共八十三頁，編輯于2023年，星期一AMBA總線-AHBData（A）HADDR[31:0]HWDATA[31:0]AddressphaseDataphaseControlAControlData（A）HCLKHREADYAHB總線工作過程HRDATA[31:0]第六十頁，共八十三頁，編輯于2023年，星期一AMBA總線-APBAPB橋的接口信號第六十一頁，共八十三頁，編輯于2023年，星期一AMBA總線-APB第六十二頁，共八十三頁，編輯于2023年，星期一PCI總線：特點PCI總線是地址、數據多路復用的高性能32位和64位總線。是微處理器與外圍設備控制部件、外圍附加板之間的互連機構。2.1版本定義了64位總線擴展和66MHz總線時鐘的技術規(guī)范。從數據寬度上看，PCI總線有32bit、64bit之分從總線速度上分，有33MHz、66MHz兩種PCI總線的地址總線與數據總線是分時復用的，支持即插即用(PlugandPlay)、中斷共享等功能。第六十三頁，共八十三頁，編輯于2023年，星期一PCI總線：信號定義

32位PCI系統(tǒng)的管腳按功能來分有以下幾類:系統(tǒng)控制CLK：PCI時鐘，上升沿有效；RST：Reset信號傳輸控制FRAME#：標志傳輸開始與結束IRDY#：Master可以傳輸數據的標志DEVSEL#：當Slave發(fā)現自己被尋址時設置低電平應答TRDY#：Slave可以傳輸數據的標志STOP#：Slave主動結束傳輸數據；IDSEL：在即插即用系統(tǒng)啟動時用于選中板卡的信號。第六十四頁，共八十三頁，編輯于2023年，星期一PCI總線：信號定義地址與數據總線AD[31::0]：地址/數據分時復用總線；C/BE#[3::0]：命令/字節(jié)使能信號；

PAR：奇偶校驗信號。仲裁信號REQ#：Master用來請求總線使用權；GNT#：仲裁機構允許Master得到總線使用權錯誤報告PERR#：數據奇偶校驗錯；SERR#：系統(tǒng)奇偶校驗錯。第六十五頁，共八十三頁，編輯于2023年，星期一PCI總線：操作PCI總線進行讀操作時發(fā)起者先置REQ#,當得到仲裁器的許可時(GNT#)，將FRAME#置低電平，并在AD總線上放置Slave地址，同時C/BE#放置命令信號，說明接下來的傳輸類型。PCI總線上的所有設備都需對此地址譯碼，被選中的設備置DEVSEL#以聲明自己被選中。然后當IRDY#與TRDY#都置低時，傳輸數據。Master在數據傳輸結束前，將FRAME#置高以標明只剩最后一組數據要傳輸，并在傳完數據后放開IRDY#以釋放總線控制權。第六十六頁，共八十三頁，編輯于2023年，星期一PCI總線-讀操作Data傳送WaitData傳送WaitData傳送WaitBE#sAddressphaseIRDY#981765432地址Data-1Data-2Data-3命令DataphaseDataphaseDataphaseCLKFRAME#AD[31::0]C/BE#[3::0]TRDY#DEVSEL#第六十七頁，共八十三頁，編輯于2023年，星期一PCI－力不從心南橋/北橋Intel440系列以后PCI地位大大降低FSB第六十八頁，共八十三頁，編輯于2023年，星期一CPCI總線3U（100mm×160mm）6U（233mm×160mm）第六十九頁，共八十三頁，編輯于2023年，星期一觸摸屏嵌入式系統(tǒng)中的觸摸屏分為電阻式、電容式、電感式、紅外線式和表面聲波其中電阻式觸摸屏最為常用電阻觸摸屏的工作部分一般由三部分組成，兩層透明的阻性導體層、兩層導體之間的隔離層、電極觸摸屏工作時，上下導體層相當于電阻網絡，當某一層電極加上電壓時，會在該網絡上形成X,Y方向上的梯度電壓。如有外力使得上下兩層在某一點接觸，則在電極未加電壓的另一層可以測得接觸點處的電壓，從而知道接觸點處的(X,Y)坐標。第七十頁，共八十三頁，編輯于2023年，星期一電容式觸摸屏電容式觸摸屏是一塊四層復合玻璃屏，玻璃屏的內表面和夾層各涂一層ITO（氧化銦錫），四個角引出四個電極當用戶觸摸電容屏時，由于人體電場，用戶手指和工作面形成一個耦合電容因為工作面上接有高頻信號，于是手指會吸收一個很小的電流，這個電流分別從屏的四個角上的電極中流出理論上流經四個電極的電流與手指頭到四角的距離成比例，控制器通過對四個電流比例的精密計算，得出位置第七十一頁，共八十三頁，編輯于2023年，星期一紅外式觸摸屏紅外觸摸屏是利用X、Y方向上密布的紅外線矩陣來檢測并定位用戶的觸摸位置。紅外觸摸屏在顯示器的前面安裝一個電路板外框，電路板在屏幕四邊排布紅外發(fā)射管和紅外接收管，一一對應形成橫豎交叉的紅外線矩陣。用戶在觸摸屏幕時，手指就會擋住經過該位置的橫豎兩條紅外線，因而可以判斷出觸摸點在屏幕的位置。任何觸摸物體都可改變觸點上的紅外線而實現觸摸屏操作。第七十二頁，共八十三頁，編輯于2023年，星期一主要內容1324基本組成嵌入式處理器總線存儲器第七十三頁，共八十三頁，編輯于2023年，星期一存儲器種類RAM：隨機存取存儲器SRAM：靜態(tài)隨機存儲器vsDRAM：動態(tài)隨機存儲器

1）SRAM比DRAM快，電路復雜，價格貴

2）DRAM存儲密度比SRAM高得多

3）SRAM比DRAM耗電多

4）DRAM需要周期性刷新ROM：只讀存儲器EPROMEEPROMFLASH：閃存第七十四頁，共八十三頁，編輯于2023年，星期一高速緩存（CACHE）1、為什么采用高速緩存微處理器的時鐘頻率比內存訪問速度提高快得多，高速緩存可以提高內存的平均性能。2、高速緩存的工作原理高速緩存是一種小型、快速、價格較貴的存儲器，它保存部分主存內容的拷貝。CPU高速緩存控制器CACHE主存數據數據地址第七十五頁，共八十三頁，編輯于2023年，星期一閃速存儲器(FLASH)相對傳統(tǒng)的EPROM芯片，這種芯片可以用電氣的方法快速地擦寫由于塊擦寫存儲器不需要存儲電容器，故其集成度更高，制造成本低于DRAM它使用方便，既具有SRAM讀寫的靈活性和較快的訪問速度，又具有ROM在斷電后可不丟失信