數(shù)字電路與邏輯設計數(shù)據(jù)轉換與存儲

數(shù)字電路與邏輯設計數(shù)據(jù)轉換與存儲第1頁，共38頁，2023年，2月20日，星期五本章內容7.1數(shù)/模轉換器7.2模/數(shù)轉換器7.3數(shù)據(jù)存儲7.4存儲器的應用4/10/2023第2頁，共38頁，2023年，2月20日，星期五7.1

數(shù)/模轉換器第3頁，共38頁，2023年，2月20日，星期五基本工作原理

DAC是將輸入的二進制數(shù)字信號轉換成模擬信號，以電壓或電流的形式輸出。常用的線性DAC的輸出模擬電壓Uo或模擬電流Io和輸入數(shù)字量D之間成正比關系，即Uo=KUD或Io=KID式中的KU和KI皆為常數(shù)DAC的一般結構DAC有電壓輸出和電流輸出兩種類型4/10/2023第4頁，共38頁，2023年，2月20日，星期五權電阻網(wǎng)絡DACn位權電阻網(wǎng)絡DAC如下圖所示。它由數(shù)據(jù)鎖存器、模擬電子開關(Si)、權電阻解碼網(wǎng)絡、運算放大器及基準電壓UR組成。集成運算放大器作為求和權電阻網(wǎng)絡的緩沖，主要用來減少輸出模擬信號負載變化的影響，并利用Rf=R/2將電流轉換為電壓輸出，即4/10/2023第5頁，共38頁，2023年，2月20日，星期五

倒T型電阻網(wǎng)絡DAC電路中，只有R和2R兩種電阻，構成T型網(wǎng)絡。開關Sn-1~S0是在運算放大器求和點(虛地)和地之間轉換。因此無論開關在任何位置，電阻2R總是和地相接，因而流過2R電阻上的電流不隨開關位置變化而變化，該電流是恒流，開關速度較高。從左圖中可以看出，由UR向里看的等效電阻為R，數(shù)碼無論是0還是1，開關Si都相當接地。因此，由UR流出的總電流為I=UR/R，而流入2R支路的電流以2的倍數(shù)遞減，因此流入運算放大器的電流為運算放大器的輸出電壓為若Rf=R，將I=UR/R代入上式，則有：

U的變化范圍是0~(2-n-1)UR。倒T型電阻網(wǎng)絡DAC4/10/2023第6頁，共38頁，2023年，2月20日，星期五主要技術指標分辨率

分辨率指輸入數(shù)字量從全0變化到最低有效位為1時，對應輸出可分辨的電壓變化量?U與最大輸出電壓Um之比，即分辨率為?U/Um=1/(2n-1)。分辨率越高，轉換時對輸入量的微小變化的反應越靈敏。在電路的穩(wěn)定性和精度能保證時，分辨率與輸入數(shù)字量的位數(shù)有關，n越大，分辨率越高。轉換精度

轉換精度是實際輸出值與理論計算值之差，這種差值由轉換過程中的各種誤差引起，主要指靜態(tài)誤差，它包括：(1)非線性誤差；(2)比例系數(shù)誤差；(3)漂移誤差。建立時間

從數(shù)字信號輸入DAC起，到輸出電流(或電壓)達到穩(wěn)態(tài)值所需的時間成為建立時間。建立時間的大小決定了轉換速度。目前8~12位單片集成DAC(不包括運算放大器)的建立時間可以在1μs內。4/10/2023第7頁，共38頁，2023年，2月20日，星期五應用示例[例7.1.1]某倒T型電阻網(wǎng)絡DAC，將其輸入值從最小以1遞增至最大，再以1遞減至最小，周而復始，產(chǎn)生一周期為51ms的三角波。要求其波形峰峰值(最大值與最小值之差)2V±1%，最小分辨電壓不大于10mV，試確定DAC的主要參數(shù)。解：確定DAC的三個參數(shù)，即位數(shù)n、參考電壓UR、轉換時鐘CLK的周期(1)確定位數(shù)n。假定DAC輸出最小值為0V，峰峰值為2V±1%，則波形最大值為1.98V≤Um≤2.02V。由題意可知DAC可分辨電壓變化量?U≤10mV。DAC分辨率為1/(2n-1)=?U/Um，所以n=lb(Um/?U+1)≥lb(1.98/0.01+1)>7.6n取最小值8，即DAC位數(shù)為8。(2)確定參考電壓UR。由于輸出最大值Um=(2-n-1)UR，所以UR=-Um/(1-2-8)即-2.028V<UR≤-1.987V，UR取-2V。實際最小分辨電壓為?U=-UR/2n=7.8125mV。(3)確定轉換時鐘CLK的周期。一個周期內DAC輸入值從0遞增到最大值255再遞減回到0，共需要256+254=510個CLK，即510Tclk=51ms。CLK周期為Tclk=51ms/510=100us，即頻率為10KHz。4/10/2023第8頁，共38頁，2023年，2月20日，星期五7.2

模/數(shù)轉換器第9頁，共38頁，2023年，2月20日，星期五基本工作原理取樣和保持

取樣(也稱采樣)是將時間上連續(xù)變化的信號Ui(t)轉換為一系列等間隔的脈沖信號Us(t)，脈沖的幅度取決于輸入模擬量。取樣后須加保持電路，得到最終結果Uo(t)，以方便量化和編碼。

采樣時鐘的頻率fs必須大于信號所含的最大的頻率值的2倍，通常取3~5倍，采樣周期Ts=1/fs。

例1：信號最大頻率為10MHz，那么采樣頻率至少20MHz，最佳采樣頻率取30MHz~50MHz。

例2：如果器件規(guī)定轉換時鐘最大值為80MHz，那么輸入信號的最大頻率不能超過40MHz。4/10/2023第10頁，共38頁，2023年，2月20日，星期五基本工作原理量化和編碼

用數(shù)字量來表示連續(xù)變化的模擬量時就有一個類似于四舍五入的近似問題。必須將取樣后的樣值電平歸化到與之接近的離散電平上，這個過程稱為量化，指定的離散電平稱為量化電平。用二進制代碼來表示各個量化電平的過程稱為編碼。兩個量化電平之間的差值稱為量化間隔S，位數(shù)越多，量化等級越細，S就越小。取樣保持后未量化的Uo值與歸化到相應量化電平的Uq通常是不相等的，其差值稱為量化誤差δ，即δ=Uo-Uq。

量化的方法一般有以下兩種：(1)只舍不入法，是將取樣保持信號Uo不足一個S的尾數(shù)舍去，取其原整數(shù)；(2)有舍有入法，當Uo的尾數(shù)<S/2時，用舍尾取整法得其量化值，當Uo的尾數(shù)≥S/2時，用舍尾入整法得其量化值。4/10/2023第11頁，共38頁，2023年，2月20日，星期五基本工作原理功能描述

ADC可以采用如圖(a)所示符號來描述，其中Ui是模擬輸入，UR是參考電壓輸入，Dn-1···D0為轉換輸出，CLK為轉換過程提供時鐘，也稱為采樣時鐘，轉換在一個CLK周期內完成。n位ADC的輸出與輸入之間關系如圖(b)所示，這種按照輸入從小到大的順序進行遞增編碼稱為偏移二進制輸出。輸出值范圍為0~2n-1。偏移二進制輸出轉換規(guī)則為：4/10/2023第12頁，共38頁，2023年，2月20日，星期五ADC主要電路形式計數(shù)斜波式ADC

計數(shù)斜波式ADC原理框圖如下圖所示，它由n位二進制計數(shù)器、DAC和電壓比較器組成。

DAC接收二進制計數(shù)器輸出的數(shù)字信號，產(chǎn)生斜波式的模擬輸出電壓Uo與輸入信號Ui比較。這種電路簡單，但速度較慢，最大轉換時間為(2n-1)TCP，其中TCP為計數(shù)器時鐘脈沖周期。逐次逼近式ADC

逐次逼近式ADC結構框圖如下圖所示，它由電壓比較器、DAC、逐次逼近寄存器與控制邏輯等部分構成。

這種轉換器將轉換的模擬電壓Ui與一系列基準電壓作比較。比較是從高位到低位逐位進行的，并依次確定各位數(shù)碼是1還是0。逐次逼近比較式ADC的數(shù)碼位數(shù)越多，轉換結果越精確，但轉換時間越長。4/10/2023第13頁，共38頁，2023年，2月20日，星期五雙積分型ADC雙積分型ADC轉換原理是先將模擬電壓Ui轉換成與其大小成正比的時間間隔T，再利用基準時鐘脈沖通過計數(shù)器將T變換成數(shù)字量。下圖是雙積分型ADC的原理框圖，它由積分器、零值比較器、時鐘控制門G和二進制加法計數(shù)器等部分構成。

這種轉換器被廣泛應用于要求精度較高而轉換速度要求不高的儀器中。并聯(lián)比較型ADC

并聯(lián)比較型ADC的電原理圖如下圖所示。該電路由電壓比較器、寄存器和編碼器三部分構成。

并聯(lián)比較型ADC的轉換速度很快，其轉換速度實際上取決于器件的速度和時鐘脈沖的寬度。但電路復雜，其轉換精度將受分壓網(wǎng)絡和電壓比較器靈敏度的限制。因此，這種轉換器適用于高速，精度較低的場合。ADC主要電路形式4/10/2023第14頁，共38頁，2023年，2月20日，星期五主要指標分辨率

從理論上講，一個n位二進制輸出的ADC可以區(qū)分輸入模擬電壓的2n個不同量級，能區(qū)分輸入模擬電壓的最小差異，即分辨率，?=FSR/2n，F(xiàn)SR為滿量程輸入。例如，ADC的輸出為12位二進制數(shù)，最大輸入模擬信號為10V，則其分辨率?=10V/212=2.44mV。轉換速度

轉換速度是指完成一次轉換所需要的時間。轉換時間是從接收到轉換啟動信號開始，到輸出端獲得穩(wěn)定的數(shù)字信號所經(jīng)過的時間。轉換速度取決于轉換電路的類型，雙積分型最慢，需要幾百毫秒左右；逐次逼近型較快，需要幾十微秒；并聯(lián)型最快，僅需幾十納秒。相對精度

在理想情況下，輸入模擬信號所有轉換點應當在一條直線上，但實際上做不到這一點。相對精度是指實際的轉換點偏離理想特性的誤差，一般用最低有效位來表示。例如，某10位二進制輸出的ADC在室溫和標準電源電壓的條件下，轉換誤差≤±LSB/2。當使用環(huán)境發(fā)生變化時，轉換誤差也將發(fā)生變化。4/10/2023第15頁，共38頁，2023年，2月20日，星期五應用示例[例7.2.1]

某ADC對正弦信號x(t)=sin(4π106t)進行采樣，采樣起點為100ns，要求分辨率不大于10mV，試確定ADC電路的參數(shù)和以及采樣結果。解：正弦信號頻率為2MHz，而采樣頻率fs至少為2M2=4MHz。采樣頻率fs取3~5倍最大頻率，本例取4倍，即fs=2M4=8MHz。

正弦信號的峰峰值為2V，即ADC滿量程輸入為2V。要求分辨率?≤10mV，故?=2V/2n≤10mV，由此可以得出2n≥200，n≥8。本例n取最小值8，此時?≈7.8mV。

采用補碼二進制輸出時，0V輸入信號的采樣結果仍為0。補碼二進制輸出時線性轉換輸入電壓范圍為-UR/2~(1-2-8)UR/2，但輸入電壓以0V對稱，所以有(UR-?)/2≥1V，即UR≥2V+7.8mV，本例?

取值精確到0.1V，故UR=2.1V。4/10/2023第16頁，共38頁，2023年，2月20日，星期五應用示例

采樣時刻從t=100ns開始，第n個采樣時刻的時間t=100ns+nTs，信號的采樣結果為其中n%4是n除以4的余數(shù)。

采樣值為0.95106的補碼二進制輸出為

[280.951062.1]=116=(01110100)2，

采樣值為-0.95106的補碼二進制輸出為

[28-0.951062.1]=-116=(10001100)2，

采樣值為0.30902的補碼二進制輸出為

[280.309022.1]=38=(00100110)2，

采樣值為-0.30902的補碼二進制輸出為

[28-0.309022.1]=-38=(11011010)2。

故ADC循環(huán)輸出(01110100)2、(00100110)2、(10001100)2、(11011010)2。4/10/2023第17頁，共38頁，2023年，2月20日，星期五7.3

數(shù)據(jù)存儲第18頁，共38頁，2023年，2月20日，星期五存儲器內部由地址譯碼、存儲矩陣、讀寫控制和輸入/輸出控制這四個基本單元構成。存儲器原理存儲矩陣由2n個存儲單元構成，每個存儲單元可以保存m位，因此存儲器的容量通常表示為2n×mb，其中b代表位(bit)。存儲器采用n個輸入端A0~An-1來選擇存儲矩陣中的某一個存儲單元，這n個輸入端稱為地址線。單口存儲器通過m個輸入/輸出端D0~Dm-1與所選中的存儲單元進行m位數(shù)據(jù)操作，這m個輸入/輸出端稱為數(shù)據(jù)線。數(shù)據(jù)線內部采用三態(tài)門實現(xiàn)雙向傳輸。存儲器有讀和寫兩種操作。通常將數(shù)據(jù)線上的數(shù)據(jù)輸入存儲器進行保存的操作稱為寫，將數(shù)據(jù)從存儲器中輸出到數(shù)據(jù)線上的操作稱為讀。讀操作寫操作4/10/2023第19頁，共38頁，2023年，2月20日，星期五存儲器原理數(shù)據(jù)線上的讀寫操作由三個低電平有效的輸入信號CS和R/W共同決定。其規(guī)則為：①當CS=0、R/W=1時，存儲器進行讀操作，數(shù)據(jù)線為輸出；②當CS=0、R/W=0時，存儲器進行寫操作，數(shù)據(jù)線為輸入；③當CS=1時，無論讀/寫控制信號是否有效，存儲器都沒有操作，數(shù)據(jù)線都為高阻態(tài)。4/10/2023第20頁，共38頁，2023年，2月20日，星期五只讀存儲器(ROM)

ROM主要由地址譯碼器、存儲矩陣和輸出緩沖器三部分組成，其基本結構如下圖所示。4/10/2023第21頁，共38頁，2023年，2月20日，星期五地址數(shù)據(jù)A1A0D3D2D1D0001101011010100100110101只讀存儲器(ROM)4×4位ROM的等效結構4/10/2023第22頁，共38頁，2023年，2月20日，星期五

RAM主要由存儲矩陣、地址譯碼器和讀寫控制電路三部分組成，如下圖所示。隨機存取存儲器(RAM)4/10/2023第23頁，共38頁，2023年，2月20日，星期五7.4

存儲器的應用第24頁，共38頁，2023年，2月20日，星期五存儲擴展字擴展

采用若干個存儲器構成具有更多地址的存儲空間。

擴展后的存儲空間共有n+k條地址線和m條數(shù)據(jù)線，故存儲容量為2n+k×mb。位擴展

采用若干個存儲器構成具有更大位寬的存儲空間。

擴展后存儲空間共有n條地址線和M×m條數(shù)據(jù)線，故存儲容量為2n×M×mb。4/10/2023第25頁，共38頁，2023年，2月20日，星期五存儲擴展的應用示例[例7.4.1]利用10244位RAM構建一個容量為10248位的存儲空間。解：所需要構造的存儲空間的字數(shù)為1024、字長為8，而實際RAM的字數(shù)為1024、字長為4，因此需要84=2片10244位RAM進行位擴展。位擴展電路如下所示。4/10/2023第26頁，共38頁，2023年，2月20日，星期五存儲擴展的應用示例[例7.4.2]某系統(tǒng)需要容量為40968位的存儲空間，現(xiàn)有若干片10248位RAM，給出容量擴展連接圖。解：存儲空間和RAM的字長都是8，不需要位擴展。所需字數(shù)為4096，而RAM的字數(shù)只有1024，因此需要40961024=4片RAM進行字擴展。存儲空間的地址線為12個，即A11~A0，其中A9~A0連接10248位RAM的地址線，A11和A10作為譯碼輸入。A11A10為00時，1#RAM工作；

為01時，2#RAM工作；

為10時，3#RAM工作；

為11時，4#RAM工作。每次只有一片RAM工作，不同的地址范圍所用的RAM不同，整個容量是4片RAM的容量之和。

字擴展電路如右圖所示。4/10/2023第27頁，共38頁，2023年，2月20日，星期五

存儲器的地址譯碼器實現(xiàn)了輸入變量的“與”運算，形成了輸入的所有最小項，存儲矩陣形成了某些最小項的“或”運算。因此存儲器可以看成是一個“與－或邏輯網(wǎng)絡”，即由與陣列和或陣列構成的邏輯電路，可以采用如下圖所示的陣列框圖來表示。

存儲器的與、或陣列用符號陣列圖來表示。與陣列的輸入是地址及其反變量，輸出是字線，輸入線和輸出線垂直。任一字線是由輸入構成的最小項，是與運算的結果，它與相應輸入線的交叉處畫“?”來表示所存在邏輯關系。或陣列的輸入是字線，輸出是位線，兩者互相垂直。任一位線是由若干字線構成的或運算輸出，它與相關字線的交叉處畫“?”(固定連接)或“”(編程連接)來表示所存在的邏輯關系。組合邏輯實現(xiàn)4/10/2023第28頁，共38頁，2023年，2月20日，星期五組合邏輯實現(xiàn)邏輯關系為：

W0=A1A0,W1=A1A0,

W2=A1A0,W3=A1A0,

D0=W0+W1+W3,

D1=W0+W1+W2,

D2=W2+W3,

D3=W0+W3。真值表A1A0D3D2D1D00010110100111001101111014/10/2023第29頁，共38頁，2023年，2月20日，星期五組合邏輯實現(xiàn)[例7.4.3]某邏輯電路的真值表如下表所示，畫出采可編程ROM實現(xiàn)的陣列圖。A3A2A1A0F3F2F1F0A3A2A1A0F3F2F1F0000000001000110000010001100111010010001110101111001100101011111001000110110010100101011111011011011001011110100101110100111110004/10/2023第30頁，共38頁，2023年，2月20日，星期五組合邏輯實現(xiàn)解：該電路的最小項標準式為：F0=m(1,2,5,6,9,10,13,14) F1=m(2,3,4,5,10,11,12,13)F2=m(4,5,6,7,8,9,10,11) F3=m(8,9,10,11,12,13,14,15)

PROM的與陣列產(chǎn)生了輸入變量的最小項，其存儲元件為固定連接，所以用“?”表示；或陣列實現(xiàn)了各輸出的最小項之和，其存儲元件為編程連接，所以用“”表示。陣列圖如右圖所示。4/10/2023第31頁，共38頁，2023年，2月20日，星期五組合邏輯實現(xiàn)[例7.4.4]采用可編程ROM和寄存器設計時序邏輯電路產(chǎn)生序列1001100101。解：設計一個計數(shù)器，其輸出通過組合邏輯網(wǎng)絡產(chǎn)生序列。(1)求計數(shù)器模值，確定狀態(tài)及狀態(tài)轉移表：序列長度為10，故計數(shù)器模為10，狀態(tài)為0~9，采用4比特來表示狀態(tài)Q，記為Q3Q2Q1Q0。狀態(tài)轉移表如右表所示。Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1000000010001001000100011001101000100010101010110011001110111100010001001100100004/10/2023第32頁，共38頁，2023年，2月20日，星期五組合邏輯實現(xiàn)(2)確定觸發(fā)器的激勵函數(shù)和輸出函數(shù)的真值表：狀態(tài)方程為Qn+1=D，D為寄存器的輸入，激勵函數(shù)和輸出函數(shù)的真值表如右表所示。輸入輸出Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1Z0000000110001001000010001100011010010100010110101011000110011100111100011000100101001000014/10/2023第33頁，共38頁，2023年，2月20日，星期五組合邏輯實現(xiàn)(3)確定觸發(fā)器的方程ROM容量：組合邏輯電路的輸入為4位，即Q3Q2Q1Q0，輸出為5位，即D3D2D1D0和Z。故ROM的地址為4位，字長為5位，容量為165位。(4)連接電路并根據(jù)真值表畫如下圖所示的陣列圖。4/10/2023第34頁，共38頁，2023年，2月20日，星期五

隊列是由n個元素構成的有限