數(shù)字電子技術(shù)第三章

數(shù)字電子技術(shù)第三章第1頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.1數(shù)字集成電路的分類數(shù)字集成電路按其內(nèi)部有源器件的不同可以分為兩大類。雙極型晶體管集成電路，它主要有晶體管—晶體管邏輯(TTL-TransistorTransistorLogic)、射極耦合邏輯(ECL-EmitterCoupledLogic)和集成注入邏輯(I2L-IntegratedInjectionLogic)等幾種類型。MOS(MetalOxideSemiconductor)集成電路，其有源器件采用金屬—氧化物—半導(dǎo)體場(chǎng)效應(yīng)管，它又可分為NMOS、PMOS和CMOS等幾種類型。第2頁(yè)，共96頁(yè)，2023年，2月20日，星期六單極型數(shù)字集成邏輯門采用金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)管構(gòu)成，簡(jiǎn)稱MOS(MetalOxideSemiconductor)集成電路，它可分為NMOS、PMOS和CMOS等幾種類型。TTL邏輯門電路是應(yīng)用最早，技術(shù)比較成熟的集成電路，其特點(diǎn)是工作速度快，驅(qū)動(dòng)能力強(qiáng)，但功耗大，集成度低；CMOS邏輯門電路是在TTL電路之后出現(xiàn)的一種廣泛應(yīng)用的集成電路，其特點(diǎn)是集成度高,功耗低，抗干擾能力強(qiáng),工作電壓范圍寬。早期的CMOS器件工作速度較慢，但隨著CMOS制造工藝的不斷改進(jìn)，其工作速度已趕上甚至超過(guò)TTL電路，CMOS電路已成為當(dāng)前數(shù)字集成電路的主流產(chǎn)品，由于它的功耗和抗干擾能力都遠(yuǎn)遠(yuǎn)優(yōu)于TTL，因此幾乎所有的大規(guī)模、超大規(guī)模集成電路都采用CMOS工藝制造。第3頁(yè)，共96頁(yè)，2023年，2月20日，星期六數(shù)字集成電路按其集成度可分為以下四類：(1)小規(guī)模集成電路(SSI,SmallScaleIntegration)，每片組件內(nèi)含10個(gè)以內(nèi)門電路。(2)中規(guī)模集成電路(MSI,MediumScaleIntegration)，每片組件內(nèi)含10~100個(gè)門電路。(3)大規(guī)模集成電路(LSI,LargeScaleIntegration)，每片組件內(nèi)含100~10000個(gè)門電路。(4)超大規(guī)模集成電路(VLSI,VeryLargeScaleIntegration)，每片組件內(nèi)含10000個(gè)以上門電路。第4頁(yè)，共96頁(yè)，2023年，2月20日，星期六目前常用的邏輯門和觸發(fā)器屬于SSI，常用的譯碼器、數(shù)據(jù)選擇器、加法器、計(jì)數(shù)器、移位寄存器等組件屬于MSI。常用的LSI、VLSI有只讀存儲(chǔ)器、隨機(jī)存取存儲(chǔ)器、微處理器、單片微處理機(jī)、高速乘法累加器、數(shù)字信號(hào)處理器以及各類專用集成電路ASIC芯片等。第5頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.2TTL集成邏輯門3.2.1TTL與非門的工作原理圖3.2.1典型TTL與非門電路第6頁(yè)，共96頁(yè)，2023年，2月20日，星期六(1)輸入級(jí)。由多發(fā)射極管V1和電阻R1組成，其作用是對(duì)輸入變量A、B、C實(shí)現(xiàn)邏輯與，所以它相當(dāng)一個(gè)與門。多射極管V1的結(jié)構(gòu)如圖3.2.2(a)所示，其等效電路如圖3.2.2(b)所示。設(shè)二極管V1~V4的正向管壓降為0.7V，當(dāng)輸入信號(hào)A、B、C中有一個(gè)或一個(gè)以上為低電平(0.3V)時(shí)，UP1=1V，Uc=0.3V；當(dāng)A、B、C全部為高電平(3.6V)時(shí)，UP1=4.3V，Uc=3.6V?？梢?jiàn)，僅當(dāng)所有輸入都為高時(shí)，輸出才為高，只要有一個(gè)輸入為低，輸出便是低，所以起到了與門的作用。第7頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.2多射極晶體管的結(jié)構(gòu)及其等效電路第8頁(yè)，共96頁(yè)，2023年，2月20日，星期六②中間級(jí)。由V2、R2、R3組成，在V2的集電極與發(fā)射極分別可以得到兩個(gè)相位相反的電壓，以滿足輸出級(jí)的需要。③輸出級(jí)。由V3、V4、V5和R4、R5組成，這種電路形式稱推拉式電路，它不僅輸出阻抗低，帶負(fù)載能力強(qiáng)，而且可以提高工作速度。第9頁(yè)，共96頁(yè)，2023年，2月20日，星期六1.輸入全部為高電位(3.6V)當(dāng)輸入端全部為高電位3.6V時(shí)，由于V1的基極電壓Ub1最多不能超過(guò)2.1V(Ub1=Ubc1+Ube2+Ube5)，所以V1所有的發(fā)射結(jié)反偏；這時(shí)V1的集電結(jié)正偏，V1管的基極電流Ib1流向集電極并注入V2的基極，第10頁(yè)，共96頁(yè)，2023年，2月20日，星期六此時(shí)的V1是處于倒置(反向)運(yùn)用狀態(tài)(把實(shí)際的集電極用作發(fā)射極，而實(shí)際的發(fā)射極用作集電極)，其電流放大系數(shù)β反很小(β反＜0.05)，因此Ib2=Ic1=(1+β反)Ib1≈Ib1，由于Ib1較大足以使V2管飽和，且V2管發(fā)射極向V5管提供基流，使V5也飽和，這時(shí)V2的集電極壓降為這個(gè)電壓加至V3管基極，可以使V3導(dǎo)通。此時(shí)V3射極電位Ue3=Uc2-Ube3≈0.3V，它不能驅(qū)動(dòng)V4，所以V4截止。V5由V2提供足夠的基流，處于飽和狀態(tài)，因此輸出為低電位：第11頁(yè)，共96頁(yè)，2023年，2月20日，星期六2.輸入端至少有一個(gè)為低電位(0.3V)當(dāng)輸入端至少有一個(gè)為低電位(0.3V)時(shí)，相應(yīng)低電位的發(fā)射結(jié)正偏，V1的基極電位Ub1被鉗在1V，因而使V1其余的發(fā)射結(jié)反偏截止。此時(shí)V1的基極電流Ib1經(jīng)過(guò)導(dǎo)通的發(fā)射結(jié)流向低電位輸入端，而V2的基極只可能有很小的反向基極電流進(jìn)入V1的集電極，所以Ic1≈0，但V1的基流Ib1很大，因此這時(shí)V1處于深飽和狀態(tài)：因而V2、V5均截止。此時(shí)V2的集電極電位Uc2≈UCC=5V，足以使V3、V4導(dǎo)通，因此輸出為高電位：第12頁(yè)，共96頁(yè)，2023年，2月20日，星期六綜上所述，當(dāng)輸入端全部為高電位(3.6V)時(shí)，輸出為低電位(0.3V)，這時(shí)V5飽和，電路處于開門狀態(tài)；當(dāng)輸入端至少有一個(gè)為低電位(0.3V)時(shí)，輸出為高電位(3.6V)，這時(shí)V5截止，電路處于關(guān)門狀態(tài)。由此可見(jiàn)，電路的輸出和輸入之間滿足與非邏輯關(guān)系：表3-1TTL與非門各級(jí)工作狀態(tài)輸入V1V2V3V4V5輸出

與非門狀態(tài)全部為高電位倒置工作飽和導(dǎo)通截止飽和低電位UOL

開門至少有一個(gè)為低電位深飽和截止微飽和導(dǎo)通截止高電位UOH

關(guān)門第13頁(yè)，共96頁(yè)，2023年，2月20日，星期六TTL與非門具有較高的開關(guān)速度，主要原因有兩點(diǎn)：(1)輸入級(jí)采用了多射極管,縮短了V2和V5的開關(guān)時(shí)間。當(dāng)輸入端全部為高電位時(shí)，V1處于倒置工作狀態(tài)。此時(shí)V1向V2提供了較大的基極電流，使V2、V5迅速導(dǎo)通飽和；當(dāng)某一輸入端突然從高電位變到低電位時(shí)，Ib1轉(zhuǎn)而流向V1低電位輸入端，即為V1正向工作的基流，該瞬間將產(chǎn)生一股很大的集電極電流Ic1，正好為V2和V5提供了很大的反向基極電流，使V2和V5基區(qū)的存儲(chǔ)電荷迅速消散，因而加快了V2和V5的截止過(guò)程，提高了開關(guān)速度。第14頁(yè)，共96頁(yè)，2023年，2月20日，星期六(2)輸出級(jí)采用了推拉式結(jié)構(gòu)，提高了帶負(fù)載能力。當(dāng)與非門輸出高電平時(shí)，V5截止，V3和V4導(dǎo)通。組成射極跟隨器，其輸出阻抗很低，有較強(qiáng)的驅(qū)動(dòng)能力，可向負(fù)載提供較大的驅(qū)動(dòng)電流；當(dāng)與非門輸出低電平時(shí)，V4截止，V5處于深飽和狀態(tài)，輸出阻抗也很低，可以接收較大的灌電流，因此也有較強(qiáng)的帶負(fù)載能力。。推拉式輸出級(jí)還能驅(qū)動(dòng)較大的電容負(fù)載而不致影響其開關(guān)速度。因?yàn)橥评捷敵黾?jí)無(wú)論在輸出高電平或低電平時(shí)其輸出阻抗都很低，當(dāng)輸出端接有電容負(fù)載時(shí)，對(duì)負(fù)載電容的充放電時(shí)常數(shù)都比較小，因而輸出波形可獲得較好的上升沿和下降沿。第15頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.2.2TTL與非門的特性與參數(shù)1.電壓傳輸特性電壓傳輸特性是指輸出電壓跟隨輸入電壓變化的關(guān)系曲線，即UO=f(uI)函數(shù)關(guān)系，它可以用圖3.2.3所示的曲線表示。由圖可見(jiàn)，曲線大致分為四段：

AB段(截止區(qū))：當(dāng)UI≤0.6V時(shí)，V1工作在深飽和狀態(tài)，Uces1＜0.1V，Ube2＜0.7V，故V2、V5截止，V3、V4均導(dǎo)通，輸出高電平UOH=3.6V。第16頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.3TTL與非門的電壓傳輸特性第17頁(yè)，共96頁(yè)，2023年，2月20日，星期六BC段(線性區(qū))：當(dāng)0.6V≤UI＜1.3V時(shí)，0.7V≤Ub2＜1.4V，V2開始導(dǎo)通，V5尚未導(dǎo)通。此時(shí)V2處于放大狀態(tài)，其集電極電壓Uc2隨著UI的增加而下降，并通過(guò)V3、V4射極跟隨器使輸出電壓UO也下降，下降斜率近似等于-R2/R3。CD段(轉(zhuǎn)折區(qū))：1.3V≤UI＜1.4V，當(dāng)UI略大于1.3V時(shí)，V5開始導(dǎo)通，此時(shí)V2發(fā)射極到地的等效電阻為R3∥Rbe5，比V5截止時(shí)的R3小得多，因而V2放大倍數(shù)增加，近似為-R2/(R3∥Rbe5)，因此Uc2迅速下降，輸出電壓UO也迅速下降，最后V3、V4截止，V5進(jìn)入飽和狀態(tài)。DE段(飽和區(qū))：當(dāng)UI≥1.4V時(shí)，隨著UI增加V1進(jìn)入倒置工作狀態(tài)，V3導(dǎo)通，V4截止，V2、V5飽和，因而輸出低電平UOL=0.3V。第18頁(yè)，共96頁(yè)，2023年，2月20日，星期六從電壓傳輸特性可以得出以下幾個(gè)重要參數(shù)：(1)輸出高電平UOH和輸出低電平UOL。電壓傳輸特性的截止區(qū)的輸出電壓UOH=3.6V，飽和區(qū)的輸出電壓UOL=0.3V。一般產(chǎn)品規(guī)定UOH≥2.4V、UOL＜0.4V時(shí)即為合格。第19頁(yè)，共96頁(yè)，2023年，2月20日，星期六(2)開門電平UON和關(guān)門電平UOFF。保持輸出電平為低電平時(shí)所允許輸入高電平的最小值，稱為開門電平UON，即只有當(dāng)Ui＞UON時(shí)，輸出才為低電平；保持輸出電平為高電平時(shí)所允許輸入低電平的最大值，稱為關(guān)門電平UOFF，即只有當(dāng)Ui≤UOFF時(shí)，輸出才是高電平。一般產(chǎn)品手冊(cè)給出輸入高電平的最小值UiHmin=2V，輸入低電平的最大值UiLmax=0.8V。因此UON的典型值為UiHmin=2V，UOFF的典型值為UiLmax=0.8V。第20頁(yè)，共96頁(yè)，2023年，2月20日，星期六(3)閾值電壓UT。閾值電壓也稱門檻電壓。電壓傳輸特性上轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的輸入電壓UT≈1.3V，可以將UT看成與非門導(dǎo)通(輸出低電平)和截止(輸出高電平)的分界線。第21頁(yè)，共96頁(yè)，2023年，2月20日，星期六(4)噪聲容限UNL、UNH。實(shí)際應(yīng)用中由于外界干擾、電源波動(dòng)等原因，可能使輸入電平Ui偏離規(guī)定值。為了保證電路可靠工作，應(yīng)對(duì)干擾的幅度有一定限制，稱為噪聲容限，其示意圖如圖3.2.4所示，圖中G1門的輸出作為G2門的輸入。允許疊加在輸入低電平上的最大噪聲電壓(正向干擾)稱為低電平噪聲容限，用UNL表示：第22頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.4噪聲容限示意圖第23頁(yè)，共96頁(yè)，2023年，2月20日，星期六允許疊加在輸入高電平上的最大噪聲電壓(負(fù)向干擾)稱為高電平噪聲容限，用UNH表示：第24頁(yè)，共96頁(yè)，2023年，2月20日，星期六2.輸入特性輸入特性是指輸入電流與輸入電壓之間的關(guān)系曲線，即Ii=f(ui)的函數(shù)關(guān)系。典型的輸入特性如圖3.2.5所示。設(shè)輸入電流Ii由信號(hào)源流入V1發(fā)射極時(shí)方向?yàn)檎?，反之為?fù)。從圖3.2.5可以看出，當(dāng)Ui＜UT時(shí)，Ii為負(fù)，即Ii流入信號(hào)源，對(duì)信號(hào)源形成灌電流負(fù)載；當(dāng)Ui＞UT時(shí),Ii為正，Ii流入TTL門，對(duì)信號(hào)源形成拉電流負(fù)載。第25頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.5TTL與非門輸入特性第26頁(yè)，共96頁(yè)，2023年，2月20日，星期六(1)輸入短路電流IIS。當(dāng)UI=0時(shí)的輸入電流稱為輸入短路電流，典型值約為-1.5mA。(2)輸入漏電流IIH。當(dāng)UI＞UT時(shí)的輸入電流稱為輸入漏電流，即V1倒置工作時(shí)的反向漏電流，其電流值很小，約為10μA。應(yīng)注意，當(dāng)UI＞7V以后V1的ce結(jié)將發(fā)生擊穿，使II猛增。此外當(dāng)UI≤-1V時(shí)，V1的be結(jié)也可能燒毀。這兩種情況下都會(huì)使與非門損壞，因此在使用時(shí)，尤其是混合使用電源電壓不同的集成電路時(shí)，應(yīng)采取相應(yīng)的措施，使輸入電位鉗制在安全工作區(qū)內(nèi)。第27頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.輸入負(fù)載特性在實(shí)際應(yīng)用中,經(jīng)常會(huì)遇到輸入端經(jīng)過(guò)一個(gè)電阻接地的情況,如圖3.2.6所示,電阻Ri上的電壓Ui在一定范圍內(nèi)會(huì)隨著電阻值的增加而升高。輸入負(fù)載特性就是指輸入電壓Ui隨輸入負(fù)載Ri變化的關(guān)系，如圖3.2.7所示。第28頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.6TTL與非門輸入負(fù)載圖第29頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.7TTL與非門輸入負(fù)載特性第30頁(yè)，共96頁(yè)，2023年，2月20日，星期六由圖3.2.7可見(jiàn)，當(dāng)Ri較小時(shí)，Ui隨Ri增加而升高，此時(shí)V5截止，忽略V2基極電流的影響，可近似認(rèn)為當(dāng)RI很小時(shí)UI很小，相當(dāng)于輸入低電平，輸出高電平。為了保持電路穩(wěn)定地輸出高電平，必須使UI≤UOFF，若UOFF=0.8V，R1=3kΩ，可求得RI≤0.7kΩ，這個(gè)電阻值稱為關(guān)門電阻ROFF。可見(jiàn)，要使與非門穩(wěn)定地工作在截止?fàn)顟B(tài)，必須選取RI＜ROFF。第31頁(yè)，共96頁(yè)，2023年，2月20日，星期六當(dāng)Ri較大時(shí)，Ui進(jìn)一步增加，但它不能一直隨Ri增加而升高。因?yàn)楫?dāng)Ui=1.4V時(shí)，Ub1=2.1V，此時(shí)V5已經(jīng)導(dǎo)通，由于受V1集電結(jié)和V2、V5發(fā)射結(jié)的鉗位作用，Ub1將保持在2.1V，致使UI也不能超過(guò)1.4V，見(jiàn)圖3-6。為了保證與非門穩(wěn)定地輸出低電平，應(yīng)該有Ui≥UON。此時(shí)求得的輸入電阻稱為開門電阻，用RON表示。對(duì)于典型TTL與非門，RON=2kΩ，即RI≥RON時(shí)才能保證與非門可靠導(dǎo)通。第32頁(yè)，共96頁(yè)，2023年，2月20日，星期六4.輸出特性圖3.2.8TTL與非門輸出低電平的輸出特性第33頁(yè)，共96頁(yè)，2023年，2月20日，星期六(1)與非門處于開態(tài)時(shí)，輸出低電平，此時(shí)V5飽和，輸出電流IL從負(fù)載流進(jìn)V5，形成灌電流；當(dāng)灌電流增加時(shí)，V5飽和程度減輕，因而UOL隨IL增加略有增加。V5輸出電阻約10~20Ω。若灌電流很大，使V5脫離飽和進(jìn)入放大狀態(tài)，UOL將很快增加，這是不允許的。通常為了保證UOL≤0.35V，應(yīng)使IL≤25mA。第34頁(yè)，共96頁(yè)，2023年，2月20日，星期六(2)與非門處于關(guān)態(tài)時(shí)，輸出高電平。此時(shí)V5截止，V3微飽和，V4導(dǎo)通，負(fù)載電流為拉電流，如圖3-8(a)、(b)。從特性曲線可見(jiàn)，當(dāng)拉電流IL＜5mA時(shí)，V3、V4處于射隨器狀態(tài)，因而輸出高電平UOH變化不大。當(dāng)IL＞5mA時(shí)，V3進(jìn)入深飽和，由于IR5≈IL，UOH=UCC-Uces3-Ube4-ILR5，故UOH將隨著IL的增加而降低。因此，為了保證穩(wěn)定地輸出高電平，要求負(fù)載電流IL≤14mA，允許的最小負(fù)載電阻RL約為170Ω。第35頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.9TTL與非門輸出高電平時(shí)的輸出特性第36頁(yè)，共96頁(yè)，2023年，2月20日，星期六第37頁(yè)，共96頁(yè)，2023年，2月20日，星期六

6.平均延遲時(shí)間tpd平均延遲時(shí)間是衡量門電路速度的重要指標(biāo)，它表示輸出信號(hào)滯后于輸入信號(hào)的時(shí)間。通常將輸出電壓由高電平跳變?yōu)榈碗娖降膫鬏斞舆t時(shí)間稱為導(dǎo)通延遲時(shí)間tPHL，將輸出電壓由低電平跳變?yōu)楦唠娖降膫鬏斞舆t時(shí)間稱為截止延遲時(shí)間tPLH。tPHL和tPLH是以輸入、輸出波形對(duì)應(yīng)邊上等于最大幅度50%的兩點(diǎn)時(shí)間間隔來(lái)確定的，如圖3-9所示。tpd為tPLH和tPHL的平均值：通常，TTL門的tpd在3~40ns之間。第38頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.10TTL與非門的平均延遲時(shí)間第39頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.2.3TTL門電路的改進(jìn)1.74S系列74S系列又稱肖特基系列。(1)采用了肖特基抗飽和三極管。肖特基抗飽和三極管由普通的雙極型三極管和肖特基勢(shì)壘二極管SBD(SchottkyBarrierDiode)組合而成，如圖3.2.12所示。圖(a)中SBD的正向壓降約為0.3V，而且開關(guān)速度比一般PN結(jié)二極管高許多。在晶體管的bc結(jié)上并聯(lián)一個(gè)SBD便構(gòu)成抗飽和晶體管，或稱肖特基晶體管，符號(hào)如圖3.2.12(b)所示。由于SBD的引入，晶體管不會(huì)進(jìn)入深飽和，其Ube限制在0.3V左右，從而縮短存儲(chǔ)時(shí)間，提高了開關(guān)速度。圖3.2.11電路中除V4管以外，所有晶體管都采用了肖特基晶體管。第40頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.11典型的肖特基TTL與非門電路第41頁(yè)，共96頁(yè)，2023年，2月20日，星期六(2)增加了有源泄放網(wǎng)絡(luò)(如圖3.2.11中虛線框所示)。該網(wǎng)絡(luò)的主要作用有兩個(gè)：第一，改善電壓傳輸特性，即克服圖3.2.3中BC段，使整個(gè)傳輸特性轉(zhuǎn)換段(BCD)的斜率均勻一致，從而接近理想開關(guān)，低電平噪聲容限也得到提高；第二，加速V5的轉(zhuǎn)換過(guò)程并且減輕V5的飽和深度，從而提高整個(gè)電路的開關(guān)速度。第42頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.12肖特基抗飽和三極管第43頁(yè)，共96頁(yè)，2023年，2月20日，星期六2.74LS系列性能比較好的門電路應(yīng)該是工作速度既快，功耗又小的門電路。因此，通常用功耗和傳輸延遲時(shí)間的乘積(簡(jiǎn)稱功耗—延遲積或pd積)來(lái)評(píng)價(jià)門電路性能的優(yōu)劣。功耗—延遲積越小，門電路的綜合性能就越好。74LS系列又稱低功耗肖特基系列。為了降低功耗，它主要是大幅度提高了電路的各個(gè)電阻的阻值。為了縮短延遲時(shí)間，提高開關(guān)速度，它延用了74S系列的兩個(gè)方法——使用抗飽和三極管和引入有源泄放電路，同時(shí)還采用了將輸入端的多發(fā)射極三極管也用SBD代替等措施。因此，74LS系列成為功耗延遲積較小的系列(一般tpd＜5ns，功耗僅有2mW)并得到廣泛應(yīng)用。第44頁(yè)，共96頁(yè)，2023年，2月20日，星期六

3.74AS、74ALS、74F系列74AS(AdvancedSchottkyTTL)系列、74ALS（AdvancedLowpowerSchottkyTTL）系列又稱先進(jìn)肖特基系列、先進(jìn)低功耗肖特基系列，它們均是目前性能較好的TTL門電路。74AS系列是為了進(jìn)一步縮短延遲時(shí)間而設(shè)計(jì)的改進(jìn)系列，其電路結(jié)構(gòu)與74LS系列相似，但電路中采用了很低的電阻值，從而提高了工作速度，其缺點(diǎn)是功耗較大。74ALS系列是為了獲得更小的延遲-功耗積而設(shè)計(jì)的改進(jìn)系列。為了降低功耗，電路中采用了較高的電阻值。更主要的是在生產(chǎn)工藝上進(jìn)行了改進(jìn)，同時(shí)在電路結(jié)構(gòu)上也進(jìn)行了局部改進(jìn)，因而使器件達(dá)到高性能，它的延遲-功耗積是TTL電路所有系列中最小的一種。第45頁(yè)，共96頁(yè)，2023年，2月20日，星期六第46頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.2.4集電極開路門和三態(tài)門(1)輸出端不能直接和地線或電源線(+5V)相連。因?yàn)楫?dāng)輸出端與地短路時(shí)，會(huì)造成V3、V4管的電流過(guò)大而損壞；當(dāng)輸出端與+5V電源線短接時(shí)，V5管會(huì)因電流過(guò)大而損壞。(2)兩個(gè)TTL門的輸出端不能直接并接在一起。例如在圖3.2.13所示電路中，當(dāng)兩個(gè)門并接時(shí)，若一個(gè)門輸出為高電平，另一個(gè)門輸出為低電平，則會(huì)有一個(gè)很大的電流從截止門的V4管流到導(dǎo)通門的V5管。這個(gè)電流會(huì)使導(dǎo)通門的輸出低電平抬高，違反邏輯電平的規(guī)定。第47頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.13兩個(gè)TTL門輸出端并接的情況第48頁(yè)，共96頁(yè)，2023年，2月20日，星期六1.集電極開路門集電極開路門又稱OC(OpenCollector)門，其電路結(jié)構(gòu)及IEEE/ANSI標(biāo)準(zhǔn)符號(hào)如圖3.2.14所示，圖(a)中V5集電極開路,使用時(shí)需要外接電阻RL，圖(b)和(c)分別為OC門的特定外形符號(hào)和矩形輪廓符號(hào)，符號(hào)中的菱形記號(hào)表示是OC輸出結(jié)構(gòu)的邏輯門。第49頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.14集電極開路門第50頁(yè)，共96頁(yè)，2023年，2月20日，星期六OC門的輸出端可以直接并接，圖3.2.15是兩個(gè)OC與非門輸出端并接的例子。圖中只要有一個(gè)門的輸出為低電平，則F輸出為低，只有所有門的輸出為高電平，F(xiàn)輸出才為高，因此相當(dāng)于在輸出端實(shí)現(xiàn)了“線與”的邏輯功能：外接上拉電阻RL的選取應(yīng)保證輸出高電平時(shí)，不低于輸出高電平的最小值UOHmin；輸出低電平時(shí)，不高于輸出低電平的最大值UOLmax。第51頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.15OC門與邏輯第52頁(yè)，共96頁(yè)，2023年，2月20日，星期六當(dāng)所有OC門都為截止?fàn)顟B(tài)(輸出高電平)時(shí)，流過(guò)RL的電流IRL如圖3.2.16(a)所示，可求得第53頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.16外接上拉電阻RL的選取第54頁(yè)，共96頁(yè)，2023年，2月20日，星期六式中，IoLmax是導(dǎo)通OC門允許輸入的最大灌電流；IiS為負(fù)載門的輸入短路電流；m為負(fù)載門的個(gè)數(shù)。綜合以上兩種情況，RL的選取應(yīng)滿足：第55頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.17利用OC門實(shí)現(xiàn)邏輯電平轉(zhuǎn)換第56頁(yè)，共96頁(yè)，2023年，2月20日，星期六

2.三態(tài)門三態(tài)（Three-State）門簡(jiǎn)稱TS門。普通TTL門的輸出只有兩種狀態(tài)——邏輯0和邏輯1，這兩種狀態(tài)都是低阻輸出。三態(tài)門還有第三種狀態(tài)——高阻態(tài)HI-Z（High-ImpedanceState），這時(shí)輸出端相當(dāng)于懸空。圖3.2.18(a)為三態(tài)與非門的電路結(jié)構(gòu)。從電路圖中可以看出，三態(tài)與非門由兩部分電路組成：上半部是三輸入的與非門；下半部為控制電路，是一個(gè)快速非門?？刂齐娐返妮斎攵藶镋N，輸出為F′，F(xiàn)′一方面接到與非門的一個(gè)輸入端，另一方面通過(guò)二極管VD1和與非門的V3管基極相連。第57頁(yè)，共96頁(yè)，2023年，2月20日，星期六當(dāng)EN=0時(shí)，V7、V8管截止，F(xiàn)′輸出高電位，二極管VD１截止，它對(duì)與非門不起作用，這時(shí)三態(tài)門和普通與非門一樣，F(xiàn)=A·B。當(dāng)EN=1時(shí)，V7、V8飽和，F(xiàn)′輸出低電位，這時(shí)因V1的一個(gè)輸入為低，使V2、V5截止，同時(shí)因F′=0，VD1導(dǎo)通，使Uc2被鉗制在1V左右，致使V4也截止。這樣V4、V5都截止，輸出端呈現(xiàn)高阻態(tài)，即相當(dāng)于懸空或斷路狀態(tài)。第58頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.18三態(tài)與非門

第59頁(yè)，共96頁(yè)，2023年，2月20日，星期六當(dāng)EN=0時(shí)，V7、V8管截止，F(xiàn)′輸出高電位，二極管VD１截止，它對(duì)與非門不起作用，這時(shí)三態(tài)門和普通與非門一樣，F(xiàn)=A·B。當(dāng)EN=1時(shí)，V7、V8飽和，F(xiàn)′輸出低電位，這時(shí)因V1的一個(gè)輸入為低，使V2、V5截止，同時(shí)因F′=0，VD1導(dǎo)通，使Uc2被鉗制在1V左右，致使V4也截止。這樣V4、V5都截止，輸出端呈現(xiàn)高阻態(tài)，即相當(dāng)于懸空或斷路狀態(tài)。圖3.2.18(b)、（c）是三態(tài)與非門的IEEE/ANSI標(biāo)準(zhǔn)符號(hào)，其中圖(b)為特定外形符號(hào)，圖（c）為矩形輪廓符號(hào)。符號(hào)中的倒三角“▽”記號(hào)表示邏輯門是三態(tài)輸出，EN為使能控制端，EN輸入端有小圓圈表示低電平有效（若沒(méi)有小圓圈,則表示高電平有效）。第60頁(yè)，共96頁(yè)，2023年，2月20日，星期六由于三態(tài)門有使能控制端，所以其功能描述與普通邏輯門也不相同。三態(tài)與非門的真值表如表3.2.3所示，其輸出函數(shù)表達(dá)式可寫成三態(tài)與非門的輸入、輸出波形如圖3.2.19所示，圖中當(dāng)EN=1時(shí)，F(xiàn)為高阻態(tài)，用懸浮電平表示。第61頁(yè)，共96頁(yè)，2023年，2月20日，星期六表3.2.3三態(tài)與非門的真值表第62頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.19三態(tài)與非門的輸入、輸出波形第63頁(yè)，共96頁(yè)，2023年，2月20日，星期六三態(tài)門有兩種控制模式：一種是控制端EN為低電平時(shí)三態(tài)門工作，EN為高電平時(shí)三態(tài)門禁止，如圖3.2.20(a)所示；另一種是控制端EN為高電平時(shí)三態(tài)門工作，EN為低電平時(shí)三態(tài)門禁止，如圖3.2.20(b)所示。第64頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.20兩種控制模式的三態(tài)門符號(hào)第65頁(yè)，共96頁(yè)，2023年，2月20日，星期六三態(tài)門的主要用途是可以實(shí)現(xiàn)在同一個(gè)公用通道上輪流傳送n個(gè)不同的信息，如圖3.2.21(a)所示，這個(gè)公共通道通常稱為總線，各個(gè)三態(tài)門可以在控制信號(hào)的控制下與總線相連或脫離。掛接總線的三態(tài)門在任何時(shí)刻只能有一個(gè)控制端有效，即只有一個(gè)門傳輸數(shù)據(jù)，因此三態(tài)門常用在數(shù)據(jù)總線中分時(shí)傳送數(shù)據(jù)。也可以利用三態(tài)門實(shí)現(xiàn)雙向傳輸，如圖3.2.21(b)所示。當(dāng)EN=0時(shí)，G1門工作，G2門禁止，數(shù)據(jù)從A傳送到B；當(dāng)EN=1時(shí)，G1門禁止，G2門工作，數(shù)據(jù)可以從B傳送到A。第66頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.2.21三態(tài)門的應(yīng)用第67頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.3MOS集成邏輯門第68頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.3.1CMOS反相器第69頁(yè)，共96頁(yè)，2023年，2月20日，星期六當(dāng)UI=UIL=0V時(shí)，UGS1=0，因此V1管截止，而此時(shí)|UGS2|＞|UTP|，所以V2導(dǎo)通，且導(dǎo)通內(nèi)阻很低，所以UO=UOH≈UDD，即輸出為高電平。當(dāng)UI=UIH=UDD時(shí)，UGS1=UDD＞UTN，V1導(dǎo)通，而UGS2=0＜|UTP|，因此V2截止。此時(shí)UO=UOL≈0，即輸出為低電平?？梢?jiàn)，CMOS反相器實(shí)現(xiàn)了邏輯非的功能。CMOS反相器在工作時(shí)，由于在靜態(tài)下UI無(wú)論是高電平還是低電平，V1和V2中總有一個(gè)截止，且截止時(shí)阻抗極高，流過(guò)V1和V2的靜態(tài)電流很小，因此CMOS反相器的靜態(tài)功耗非常低，這是CMOS電路最突出的優(yōu)點(diǎn)。第70頁(yè)，共96頁(yè)，2023年，2月20日，星期六第71頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.3.2CMOS反相器的電壓傳輸特性第72頁(yè)，共96頁(yè)，2023年，2月20日，星期六BC段：UTN＜UI＜(UDD-|UTP|)，此時(shí)由于UGS1＞UTN，UGS2＞|UTP|，故V1、V2均導(dǎo)通。若V1、V2的參數(shù)對(duì)稱，則UI=1/2UDD時(shí)兩管導(dǎo)通內(nèi)阻相等，UO=1/2UDD。因此，CMOS反相器的閾值電壓為UT≈1/2UDD。BC段特性曲線很陡，可見(jiàn)CMOS反相器的傳輸特性接近理想開關(guān)特性，因而其噪聲容限大，抗干擾能力強(qiáng)。CMOS反相器的電流傳輸特性如圖3-22所示，在AB段由于V1截止，阻抗很高，所以流過(guò)V1和V2的漏電流幾乎為0。在CD段V2截止，阻抗很高，所以流過(guò)V1和V2的漏電流也幾乎為0。只有在BC段，V1和V2均導(dǎo)通時(shí)才有電流iD流過(guò)V1和V2，并且在UI=1/2UDD附近，iD最大。第73頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.3.3CMOS反相器的電流傳輸特性第74頁(yè)，共96頁(yè)，2023年，2月20日，星期六與TTL電路相比,CMOS電路的電壓傳輸特性接近于理想特性,因此它具有以下優(yōu)點(diǎn)：(1)靜態(tài)功耗低。CMOS反相器穩(wěn)定工作時(shí)總是有一個(gè)MOS管處于截止?fàn)顟B(tài)，流過(guò)的電流為極小的漏電流，因而靜態(tài)功耗很低，有利于提高集成度。(2)抗干擾能力強(qiáng)。由于其閾值電壓UT≈1/2UDD，在輸入信號(hào)變化時(shí)，過(guò)渡區(qū)變化陡峭，所以低電平噪聲容限和高電平噪聲容限近似相等,約為0.45UDD。同時(shí)，為了提高CMOS門電路的抗干擾能力，還可以通過(guò)適當(dāng)提高UDD的方法來(lái)實(shí)現(xiàn)。這在TTL電路中是辦不到的。第75頁(yè)，共96頁(yè)，2023年，2月20日，星期六(3)電源電壓工作范圍寬，電源利用率高。標(biāo)準(zhǔn)CMOS電路的電源電壓范圍很寬，可在3~18V范圍內(nèi)工作。當(dāng)電源電壓變化時(shí)，與電壓傳輸特性有關(guān)的參數(shù)基本上都與電源電壓呈線性關(guān)系。CMOS反相器的輸出電壓擺幅大，UoH=UDD,UoL=0V，因此電源利用率很高。第76頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.3.2CMOS邏輯門在CMOS反相器的基礎(chǔ)上可以構(gòu)成各種CMOS邏輯門。圖3.3.4是CMOS與非門電路，它由四個(gè)MOS管組成。V1、V2為兩只串聯(lián)的NMOS管，V3、V4為兩只并聯(lián)的PMOS管。當(dāng)輸入A、B中有一個(gè)或者兩個(gè)均為低電平時(shí)，V1、V2中有一個(gè)或兩個(gè)截止，輸出UO總為高電平。只有當(dāng)A、B均為高電平輸入時(shí)，輸出UO(F)才為低電平。設(shè)高電平為邏輯1，低電平為邏輯0，則輸出F和輸入A、B之間是與非關(guān)系，即F=A·B第77頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.3.4CMOS與非門第78頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.3.5CMOS或非門第79頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.3.3CMOS傳輸門傳輸門（TG,TransmissionGate）的應(yīng)用較廣泛，不僅可以作為基本單元電路構(gòu)成各種邏輯電路，用于傳輸數(shù)字信號(hào)，還可以傳輸模擬信號(hào)，因此又稱模擬開關(guān)。圖3.3.6為CMOS傳輸門的電路結(jié)構(gòu)和邏輯符號(hào)，它由NMOS管和PMOS管并接而成。NMOS管V1襯底接地，PMOS管V2襯底接電源UDD。V1、V2的源極和漏極分別連在一起作為傳輸門的輸入、輸出端。兩管的柵極分別接一對(duì)互補(bǔ)控制信號(hào)C和C。第80頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.3.6CMOS傳輸門第81頁(yè)，共96頁(yè)，2023年，2月20日，星期六第82頁(yè)，共96頁(yè)，2023年，2月20日，星期六傳輸門的一個(gè)重要用途是作模擬開關(guān)，它可以用來(lái)傳輸連續(xù)變化的模擬電壓信號(hào)。模擬開關(guān)的基本電路由CMOS傳輸門和一個(gè)CMOS反相器組成，如圖3.3.7所示。當(dāng)C=1時(shí)，開關(guān)接通，當(dāng)C=0時(shí)，開關(guān)斷開，因此只要一個(gè)控制電壓即可工作。和CMOS傳輸門一樣，模擬開關(guān)也是雙向器件。第83頁(yè)，共96頁(yè)，2023年，2月20日，星期六圖3.3.7CMOS雙向模擬開關(guān)第84頁(yè)，共96頁(yè)，2023年，2月20日，星期六3.3.4CMOS集成電路系列目前CMOS集成電路產(chǎn)品有4000系列、74HC/HCT系列、74AHC/AHCT系列、74VHC/VHCT系列和74LVC/LVCT系列等。4000系列是早期產(chǎn)品，后來(lái)發(fā)展為4000B系列，雖然它有較寬的工作電壓范圍（3~18V），但傳輸延遲時(shí)間長(zhǎng)，帶負(fù)載能力也較弱。第85頁(yè)，共96頁(yè)，2023年，2月20日，星期六74HC（HighspeedCMOS）系列和74HCT(HighspeedCMOS和TTLCompatible)系列均為高速CMOS器件，它們?cè)趥鬏斞舆t時(shí)間和帶負(fù)載能力上基本相同，但其工作電壓范圍和對(duì)輸入電平的要求有所不同，74HC系列的電路與TTL電路不兼容，74HCT系列的電路與TTL電路兼容，可與TTL器件交換使用。74AHC/AHCT系列是改進(jìn)的高速CMOS器件，其工作速度和帶負(fù)載能力都比74HC/HCT系列提高了近一倍，而且能與74HC/HCT系列