可編程邏輯器件ld

可編程邏輯器件－－PLD課程簡介《脈沖與數(shù)字電路》為基礎(chǔ)：學(xué)習(xí)了數(shù)字電路的基本設(shè)計方法?！犊删幊踢壿嬈骷罚好嫦?qū)嶋H工程應(yīng)用，緊跟技術(shù)發(fā)展，掌握數(shù)字系統(tǒng)新的設(shè)計方法?！稊?shù)字信號處理》：后續(xù)課程，應(yīng)用的一個方面，由FPGA代替DSP來實(shí)現(xiàn)算法，提高系統(tǒng)的速度。課程宗旨更新數(shù)字電路的設(shè)計觀念，建立用PLD器件取代傳統(tǒng)TTL器件設(shè)計數(shù)字電路的思想更新數(shù)字系統(tǒng)設(shè)計手段，學(xué)會使用硬件描述語言（HardwareDescriptionLanguage）代替?zhèn)鹘y(tǒng)的數(shù)字電路設(shè)計方法來設(shè)計數(shù)字系統(tǒng)?？删幊踢壿嬈骷亩x邏輯器件：用來實(shí)現(xiàn)某種特定邏輯功能的電子器件，最簡單的邏輯器件是與、或、非門（74LS00，74LS04等），在此基礎(chǔ)上可實(shí)現(xiàn)復(fù)雜的時序和組合邏輯功能?？删幊踢壿嬈骷≒LD－－ProgrammableLogicDevice）：器件的功能不是固定不變的，而是可根據(jù)用戶的需要而進(jìn)行改變，即由編程的方法來確定器件的邏輯功能。課程內(nèi)容器件為什么能夠編程了解大規(guī)?？删幊踢壿嬈骷慕Y(jié)構(gòu)及工作原理怎樣對器件編程熟悉一種EDA軟件的使用方法（工具）以Altera公司的MaxPlusII為例掌握一種硬件描述語言（方法），以設(shè)計軟件的方式來設(shè)計硬件（重點(diǎn)）以VHDL語言為例教學(xué)安排理論教學(xué)（12學(xué)時）上機(jī)實(shí)踐（20學(xué)時）考核方式實(shí)驗(yàn)成績（實(shí)驗(yàn)報告）理論筆試（考試）上機(jī)考試（上機(jī)操作）參考書脈沖與數(shù)字電路課程的回顧布爾函數(shù)－－數(shù)字系統(tǒng)數(shù)學(xué)基礎(chǔ)（卡諾圖）數(shù)字電路設(shè)計的基本方法組合電路設(shè)計問題邏輯關(guān)系真值表化簡邏輯圖時序電路設(shè)計列出原始狀態(tài)轉(zhuǎn)移圖和表狀態(tài)優(yōu)化狀態(tài)分配觸發(fā)器選型求解方程式邏輯圖脈沖與數(shù)字電路課程的回顧使用中、小規(guī)模器件設(shè)計電路（74、54系列）編碼器（74LS148）譯碼器（74LS154）比較器（74LS85）計數(shù)器（74LS193）移位寄存器（74LS194）………脈沖與數(shù)字電路課程的回顧設(shè)計方法的局限卡諾圖只適用于輸入比較少的函數(shù)的化簡。采用“搭積木”的方法的方法進(jìn)行設(shè)計。必須熟悉各種中小規(guī)模芯片的使用方法，從中挑選最合適的器件，缺乏靈活性。設(shè)計系統(tǒng)所需要的芯片種類多，且數(shù)量很大。脈沖與數(shù)字電路課程的回顧采用中小規(guī)模器件的局限電路板面積很大，芯片數(shù)量很多，功耗很大，可靠性低－－提高芯片的集成度設(shè)計比較困難－－能方便地發(fā)現(xiàn)設(shè)計錯誤電路修改很麻煩－－提供方便的修改手段PLD器件的出現(xiàn)改變了這一切PLD出現(xiàn)的背景電路集成度不斷提高SSIMSILSIVLSI計算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用設(shè)計方法的發(fā)展自下而上自上而下用戶需要設(shè)計自己需要的專用電路專用集成電路（ASIC－ApplicationSpecificIntegratedCircuits）開發(fā)周期長，投入大，風(fēng)險大可編程器件PLD：開發(fā)周期短，投入小，風(fēng)險小PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片極大減小電路的面積，降低功耗，提高可靠性具有完善先進(jìn)的開發(fā)工具提供語言、圖形等設(shè)計方法，十分靈活通過仿真工具來驗(yàn)證設(shè)計的正確性可以反復(fù)地擦除、編程，方便設(shè)計的修改和升級靈活地定義管腳功能，減輕設(shè)計工作量，縮短系統(tǒng)開發(fā)時間保密性好管腳數(shù)目：208個電源：3.3V（I/O）2.5V（內(nèi)核）速度250MHz內(nèi)部資源4992個邏輯單元10萬個邏輯門49152bit的RAMPLD的發(fā)展趨勢向高集成度、高速度方向進(jìn)一步發(fā)展最高集成度已達(dá)到400萬門向低電壓和低功耗方向發(fā)展，5V3.3V2.5V1.8V更低內(nèi)嵌多種功能模塊RAM，ROM，F(xiàn)IFO，DSP，CPU向數(shù)、模混合可編程方向發(fā)展大的PLD生產(chǎn)廠家PLD器件的分類－－按集成度低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路高密度，已經(jīng)有超過400萬門的器件EPLD,CPLD,FPGA可用于設(shè)計大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（SystemOnaChip）PLD器件的分類－－按結(jié)構(gòu)特點(diǎn)基于與或陣列結(jié)構(gòu)的器件－－陣列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于門陣列結(jié)構(gòu)的器件－－單元型FPGAPLD器件的分類－－按編程工藝 熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設(shè)計初期階段不靈活SRAM－－大多數(shù)公司的FPGA器件可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)每次上電需重新下載，實(shí)際應(yīng)用時需外掛EEPROM用于保存程序EEPROM－－大多數(shù)CPLD器件可反復(fù)編程不用每次上電重新下載，但相對速度慢，功耗較大數(shù)字電路的基本組成任何組合電路都可表示為其所有輸入信號的最小項的和或者最大項的積的形式。時序電路包含可記憶器件（觸發(fā)器），其反饋信號和輸入信號通過邏輯關(guān)系再決定輸出信號。PLD辛的邏輯招符號表跟示方法與門乘積項PROM央結(jié)構(gòu)與陣列饞為全譯膊碼陣列穩(wěn)，器件奪的規(guī)模說將隨著割輸入信僅號數(shù)量專n的增聽加成2n指數(shù)級儉增長。撐因此P越ROM浮一般只及用于數(shù)罪據(jù)存儲扁器，不懲適于實(shí)叉現(xiàn)邏輯糞函數(shù)。EPRO倆M和EE摸PROM用PRO思M實(shí)現(xiàn)組姓合邏輯電頓路功能實(shí)現(xiàn)的靠函數(shù)為鋸：固定連接權(quán)點(diǎn)（與）編程連典接點(diǎn)（或）PLA結(jié)槐構(gòu)PLA的恭內(nèi)部結(jié)構(gòu)圓在簡單P唯LD中有出最高的靈句活性。PAL匙結(jié)構(gòu)與陣列可摔編程使輸薪入項增多把，或陣列熄固定使器率件簡化?；蜿嚵泄塘６黠@影歸響了器件謝編程的靈嶺活性AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn用PA詳L實(shí)現(xiàn)嶄全加器GAL零結(jié)構(gòu)GAL徐器件與射PAL矮器件的啄區(qū)別在夢于用可紐奉編程的膛輸出邏承輯宏單優(yōu)元（O準(zhǔn)LMC理）代替服固定的脂或陣列暑?？梢源鍖?shí)現(xiàn)時組序電路糕。邏輯宏單比元OLMCGAL器榴件的OL料MC

O預(yù)utpu潤tLo阿gic刮Macr夸oCe麗ll每個O線LMC毫包含或亮陣列中劍的一個剃或門組成：異或門：瞞控制輸出爛信號的極己性D觸發(fā)滿器：適旬合設(shè)計僅時序電站路4個多路隊選擇器輸出使葡能選擇反饋信號呀選擇或門控制貸選擇輸出選擇CPL瞞D內(nèi)部剖結(jié)構(gòu)（垂Alt疫era牙的MA渴X70宮00S乳系列）邏輯陣領(lǐng)列模塊I/O單六元連線資源邏輯陣瘦列模塊塘中包含雄多個宏衣單元宏單元內(nèi)失部結(jié)構(gòu)乘積項喝邏輯陣漁列乘積項選腐擇矩陣可編程觸發(fā)器可編程的原I/O單解元能兼容糖TTL接和CM搬OS多海種接口棵和電壓嗚標(biāo)準(zhǔn)可配置捷為輸入納、輸出誘、雙向嫌、集電慘極開路觸和三態(tài)衡等形式能提供銹適當(dāng)?shù)奶?qū)動電招流降低功轟耗，防另止過沖倡和減少勒電源噪訴聲支持多種翻接口電壓眾（降低功艱耗）1.2～干0.5u佛m,5V0.3銹5um挑,3.惜3V0.25測um,i接nter概nal保2.5V鋸,I/O槍3.3V0.18精um,i方nter鵲nal蜻1.8V叢,I/O通2.5V趟and涉3.3副V可編程輸連線陣冬列在各個額邏輯宏杜單元之飼間以及堡邏輯宏慢單元與歐I/O暗單元之客間提供艱信號連庸接的網(wǎng)迅絡(luò)CPL案D中一懸般采用籠固定長伸度的線置段來進(jìn)嫂行連接紡，因此谷信號傳腹輸?shù)难忧褧r是固醉定的，擦使得時傷間性能渡容易預(yù)吉測。FPG言A結(jié)構(gòu)津原理圖內(nèi)部結(jié)諸構(gòu)稱為銅LCA配（Lo購gic胃Ce會ll持Arr芒ay）乏由三個丸部分組捷成：可編程想邏輯塊駝（CL暑B）可編程支輸入輸些出模塊耳（IO骨B）可編程內(nèi)季部連線（按PIC）IOBCLB包流含多個邏魄輯單元PICLE內(nèi)司部結(jié)構(gòu)查找表的怕基本原理實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式

a,b,c,d輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010....0...01111111111N個輸佳入的邏隸輯函數(shù)業(yè)需要2錄的N次罪方的容變量的S燙RAM疲來實(shí)現(xiàn)債，一般路多個輸癢入的查淡找表采僑用多個稀邏輯塊級連的方式查找表錫的基本案原理N個輸入故的邏輯函挑數(shù)需要2癥的N次方港的容量的禁SRAM巷來實(shí)現(xiàn)，駐一般多于巡壽輸入的查鼻找表采用虧多個邏輯宅塊級連的方式FPG薦A中的芝嵌入式芒陣列（襖EAB削）可靈活配腫置的RA紛M塊用途實(shí)現(xiàn)比各較復(fù)雜拉的函數(shù)諷的查找去表，如靈正弦、餅余弦等例。可實(shí)現(xiàn)詞多種存雄儲器功途能，如攝RAM斬，RO初M，雙尺口RA色M，F(xiàn)股IFO飄，St坊ack庫等靈活配轟置方法孔：25化6×8笑，也可僑配成5抓12×耗4內(nèi)部晶螺體震蕩賽器高速反向冷放大器用敞于和外部努晶體相接繼，形成內(nèi)捷部晶體振蹤蝶蕩器。提供將振擋蕩波形二御分頻成對蹄稱方波的覺功能。CPLD駁與FPG梅A的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)Product－termLook－upTable程序存儲內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密FPG螞A與C斑PLD逼的區(qū)別FPG代A采用處SRA曬M進(jìn)行怒功能配杯置，可生重復(fù)編之程，但巴系統(tǒng)掉和電后，瞧SRA弦M中的搶數(shù)據(jù)丟級失。因畜此，需州在FP參GA外洗加EP贈ROM及，將配升置數(shù)據(jù)梅寫入其拳中，系舅統(tǒng)每次斥上電自銹動將數(shù)捉據(jù)引入與SRA鄙M中。鳥CPL疤D器件容一般采皂用EE蒜PRO菜M存儲極技術(shù)，吼可重復(fù)招編程，誦并且系問統(tǒng)掉電渠后，E于EPR虹OM中譯的數(shù)據(jù)每不會丟縮慧失，適殖于數(shù)據(jù)期的保密滿。FPGA嬌與CPL準(zhǔn)D的區(qū)別FPG殿A(yù)器件對含有豐柔富的觸綱發(fā)器資聾源，易趙于實(shí)現(xiàn)藍(lán)時序邏蔽輯，如菊果要求茫實(shí)現(xiàn)較穗復(fù)雜的夠組合電慚路則需半要幾個愚CLB宣結(jié)合起則來實(shí)現(xiàn)呢。CP歪LD的啄與或陣件列結(jié)構(gòu)介，使其度適于實(shí)肥現(xiàn)大規(guī)墻模的組繁合功能古，但觸平發(fā)器資贊源相對法較少。FPG除A與C沸PLD堤的區(qū)別FPGA喝為細(xì)粒度市結(jié)構(gòu)，C仍PLD為趴粗粒度結(jié)星構(gòu)。FP范GA內(nèi)促部有豐款富連線振資源，開CLB詳分塊較捐小，芯嬸片的利槽用率較盈高。C切PLD現(xiàn)的宏單么元的與透或陣列園較大，飽通常不手能完全遇被應(yīng)用稈，且宏蠅單元之瓣間主要籌通過高沸速數(shù)據(jù)蓬通道連福接，其朵容量有浙限，限恒制了器峰件的靈為活布線閱，因此她CPL憂D利用銜率較F吼PGA鋪器件低遙。FPG擔(dān)A與C泥PLD缺的區(qū)別FPGA診為非連續(xù)漸式布線，惰CPLD為為連續(xù)式妄布線。FPG翠A器件用在每次挺編程時貍實(shí)現(xiàn)的念邏輯功聽能一樣號，但走的路線處不同，因此延時不衡易控制，要求膊開發(fā)軟劣件允許興工程師意對關(guān)鍵歌的路線釣給予限侵制。C欺PLD迷每次布賽線路徑辣一樣，衛(wèi)CPL蛋D的連珍續(xù)式互值連結(jié)構(gòu)險利用具帳有同樣腿長度的襖一些金拋屬線實(shí)請現(xiàn)邏輯沾單元之仗間的互疫連。連續(xù)式互陪連結(jié)構(gòu)消除了斃分段式興互連結(jié)幟構(gòu)在定傘時上的委差異，勢并在邏鐘輯單元數(shù)之間提研供快速游且具有芳固定延授時的通令路。C傻PLD覺的延時蔽較小。PLD鋼器件的或命名與皮選型EPM7128SLC84－10EPM7始：產(chǎn)品系加列為EP鞋M700是0系列128：液有128找個邏輯宏渠單元S：電灑壓為5煌V，A銹E為3搭.3V艷，B為燙2.5倉VL：封第裝為P企LCC赴，Q代躺表PQ逮FP等C：商業(yè)弦級（Co句mmer遍cial灣）0～7療0度，I：工業(yè)絡(luò)級（In添dust探ry），逢－40～妖85度M：軍品末級（Mi菠lita午ry），外－55～準(zhǔn)125度84：冒管腳數(shù)傘目10：速關(guān)度級別管腳的螞定義特殊功娛能的管伐腳電源腳砍VCC捎和GN諷D，V蟲CC一晃般分為需VCC荒INT啟和VC園CIO杯兩種JTAG朱管腳：實(shí)柿現(xiàn)在線編參程和邊界偶掃描配置管腳浪（FPG親A）：用背于由EE必PROM史配置芯片信號管東腳專用輸慚入管腳廈：全局察時鐘、團(tuán)復(fù)位、怨置位可隨意配濤置其功能斃為：輸入廣、輸出、碰雙向、三辟態(tài)PLD的乒設(shè)計步驟設(shè)計輸從入原理圖輸川入使用元行件符號絮和連線遷等描述比較直觀錘，但設(shè)計告大規(guī)模的晝數(shù)字系統(tǒng)堅時則顯得豪繁瑣HDL語君言輸入邏輯描述據(jù)功能強(qiáng)成為國李際標(biāo)準(zhǔn)段，便于速移植原理圖與寸HDL的桑聯(lián)系與高米級語言與擊匯編語言裕類似設(shè)計處飾理綜合和優(yōu)邊化優(yōu)化：將貿(mào)邏輯化簡邊，去除冗估余項，減辰少設(shè)計所茂耗用的資大源綜合：遍將模塊燦化層次含化設(shè)計解的多個臣文件合襖并為一肉個網(wǎng)表圈，使設(shè)縱計層次偉平面化映射把設(shè)計分從為多個適抗合特定器銅件內(nèi)部邏宅輯資源實(shí)熟現(xiàn)的邏輯矩小塊的形津式布局與載布線將已分棋割的邏零輯小塊隙放到器縫件內(nèi)部曾邏輯資箱源的具漁體位置奧并利用倚布線資鏈源完成抱各功能胖塊之間庫的連接生成編幅程文件生成可供刑器件編程景使用的數(shù)版據(jù)文件模擬仿詳真功能仿針真不考慮信源號傳輸和撲器件的延葵時時序仿真不同器胡件的內(nèi)欺部延時糟不一樣農(nóng)，不同孔的布局顆