第二章 EDA設(shè)計流程及其工具

EDA技術(shù)實用教程第2章EDA設(shè)計流程及其工具12.1設(shè)計流程

KX康芯科技圖2-1應(yīng)用于FPGA/CPLD的EDA開發(fā)流程

圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入三種常用方法。

將電路的高級語言(如行為描述)轉(zhuǎn)換成低級的，可與FPGA／CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件。把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD芯片下載，以便進(jìn)行硬件調(diào)試和驗證。

直接對VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬。接近真實器件運行特性的仿真。22.1設(shè)計流程

KX康芯科技2.1.1設(shè)計輸入(原理圖／HDL文本編輯)1.圖形輸入

狀態(tài)圖輸入波形圖輸入原理圖輸入在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖

2.

HDL文本輸入

將使用了某種硬件描述語言(HDL)的電路設(shè)計文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。

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FPGACompilerII、DC-FPGA綜合器、SynplifyPro綜合器、LeonardoSpectrum綜合器和PrecisionRTLSynthesis綜合器

2.3.3仿真器

VHDL仿真器

Verilog仿真器

MixedHDL仿真器

其他HDL仿真器

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