可編程邏輯器件課件

第八章可編程邏輯器件8.3可編程陣列邏輯(PAL)8.4通用陣列邏輯(GAL)8.5高密度PLD8.7現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）8.1概述8.2現(xiàn)場(chǎng)可編程邏輯陣列(FPLA)8/19/20231第八章可編程邏輯器件8.3可編程陣列邏輯(PAL)8.1概述目前集成電路分為通用型和專(zhuān)用型兩大類(lèi)。通用集成電路：如前面講過(guò)的SSI，MSI，CPU等。特點(diǎn)：1.可實(shí)現(xiàn)預(yù)定制的邏輯功能，但功能相對(duì)簡(jiǎn)單；2.構(gòu)成復(fù)雜系統(tǒng)時(shí)，功耗大、可靠性差，靈活性差。專(zhuān)用型集成電路（ASIC）分為定制型和半定制型。（一）定制型：由用戶提出功能，交工廠生產(chǎn)。其特點(diǎn)是1.體積小、功耗低、可靠性高,2.批量小時(shí)成本高，設(shè)計(jì)制造周期長(zhǎng)。3.用戶不可編程。一、數(shù)字集成電路按邏輯功能分類(lèi)8/19/202328.1概述目前集成電路分為通用型和專(zhuān)用型兩大類(lèi)。通用集成（二）半定制型：是廠家作為通用產(chǎn)品生產(chǎn)，而邏輯功能由用戶自行編程設(shè)計(jì)的ASIC芯片,如可編程邏輯器件（PLD）。其特點(diǎn)是：1.用戶可編程，可加密，因此使用方便；2.組成的系統(tǒng)體積小，功耗低，可靠性高，集成度高；3.適合批量生產(chǎn)。二、電子設(shè)計(jì)自動(dòng)化（EDA－ElectronicDesignAutomation）簡(jiǎn)介1.PLD是實(shí)現(xiàn)電子設(shè)計(jì)自動(dòng)化的硬件基礎(chǔ)；

8/19/20233（二）半定制型：是廠家作為通用產(chǎn)品生產(chǎn)，而邏輯功能由用戶自行基于芯片的設(shè)計(jì)方法可編程器件芯片設(shè)計(jì)電路板的設(shè)計(jì)電子系統(tǒng)傳統(tǒng)電子系統(tǒng)設(shè)計(jì)方法固定功能元件電路板的設(shè)計(jì)電子系統(tǒng)EDA是“基于芯片的設(shè)計(jì)方法”：傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法是“固定功能集成塊+連線”，見(jiàn)圖。當(dāng)然，僅有硬件還不夠，還要有EDA軟件。本章只介紹硬件。8/19/20234基于芯片的設(shè)計(jì)方法可編程器件芯片設(shè)計(jì)電路板的設(shè)計(jì)電2.基于PLD設(shè)計(jì)流程基于可編程邏輯器件設(shè)計(jì)分為三個(gè)步驟：設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)、編程。其設(shè)計(jì)流程如下圖。器件編程功能仿真設(shè)計(jì)輸入原理圖硬件描述語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)優(yōu)化合并、映射布局、布線器件測(cè)試時(shí)序仿真設(shè)計(jì)實(shí)現(xiàn)：生成下載所需的各種文件。器件編程：即“下載”和“配置”，即將編程數(shù)據(jù)放到具體的可編程器件中。8/19/202352.基于PLD設(shè)計(jì)流程基于可編程邏輯器件設(shè)計(jì)分為3.用PLD設(shè)計(jì)數(shù)字系統(tǒng)的特點(diǎn)采用PLD設(shè)計(jì)數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點(diǎn)：

（1）

減小系統(tǒng)體積：?jiǎn)纹琍LD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片。（低密度PLD小于700門(mén)/片，高密度PLD每片達(dá)數(shù)萬(wàn)門(mén)，最高達(dá)25萬(wàn)門(mén)）。

（2）

增強(qiáng)邏輯設(shè)計(jì)的靈活性：使用PLD器件設(shè)計(jì)的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制；用戶可隨時(shí)修改。

（3）縮短設(shè)計(jì)周期：由于可完全由用戶編程，用PLD設(shè)計(jì)一個(gè)系統(tǒng)所需時(shí)間比傳統(tǒng)方式大為縮短；

（4）用PLD與或兩級(jí)結(jié)構(gòu)實(shí)現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級(jí)數(shù)少。這不僅簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，而且減少了級(jí)間延遲，提高了系統(tǒng)的處理速度；8/19/202363.用PLD設(shè)計(jì)數(shù)字系統(tǒng)的特點(diǎn)采用PLD設(shè)計(jì)數(shù)字系統(tǒng)和中小規(guī)

（7）系統(tǒng)具有加密功能：多數(shù)PLD器件，如GAL或高密度可編程邏輯器件，本身具有加密功能。設(shè)計(jì)者在設(shè)計(jì)時(shí)選中加密項(xiàng)，可編程邏輯器件就被加密。器件的邏輯功能無(wú)法被讀出，有效地防止電路被抄襲。

（5）由于PLD集成度高，測(cè)試與裝配的量大大減少。PLD可多次編程，這就使多次改變邏輯設(shè)計(jì)簡(jiǎn)單易行，從而有效地降低了成本；

（6）提高系統(tǒng)的可靠性：用PLD器件設(shè)計(jì)的系統(tǒng)減少了芯片數(shù)量和印制板面積，減少相互間的連線，增加了平均壽命,提高抗干擾能力，從而增加了系統(tǒng)的可靠性；8/19/20237（7）系統(tǒng)具有加密功能：多數(shù)PLD器件，如GAPLD是70年代發(fā)展起來(lái)的新型邏輯器件，相繼出現(xiàn)了PROM、FPLA、PAL、GAL、EPLD和FPGA及iSP等。前四種屬于低密度PLD，后三種屬高密度PLD。1.PLD的基本結(jié)構(gòu)與門(mén)陣列或門(mén)陣列乘積項(xiàng)和項(xiàng)輸入電路輸入信號(hào)互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號(hào)它們組成結(jié)構(gòu)基本相似：三、PLD概述8/19/20238PLD是70年代發(fā)展起來(lái)的新型邏輯器件，相繼出現(xiàn)了PROM、ABCDF2F2=B+C+DABCDF12.PLD的邏輯符號(hào)表示方法1）輸入緩沖器表示方法AAA2）與門(mén)和或門(mén)的表示方法F1=A?B?C×8/19/20239ABCDF2F2=B+C+DABCDF12.PLD的邏輯符號(hào)下圖列出了連接的三種特殊情況:輸入全編程，輸出為0。也可簡(jiǎn)單地在對(duì)應(yīng)的與門(mén)中畫(huà)叉，因此E=D=0。乘積項(xiàng)與任何輸入信號(hào)都沒(méi)有接通，相當(dāng)與門(mén)輸出為1。8/19/202310下圖列出了連接的三種特殊情況:輸入全編程，輸出為0。也可簡(jiǎn)單PLD中用的邏輯圖符號(hào)8/19/202311PLD中用的邏輯圖符號(hào)8/5/202311下圖給出最簡(jiǎn)單的PROM電路圖，右圖是左圖的簡(jiǎn)化形式。實(shí)現(xiàn)的函數(shù)為：8/19/202312下圖給出最簡(jiǎn)單的PROM電路圖，右圖是左圖的簡(jiǎn)3.PLD的結(jié)構(gòu)類(lèi)型（1）與固定、或編程：PROM（2）與或全編程：FPLA（3）與編程、或固定：PAL、GAL、EPLD、FPGA1）與固定、或編程：（PROM）PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類(lèi)：ABCBCA0000010101118/19/2023133.PLD的結(jié)構(gòu)類(lèi)型（1）與固定、或編程：PROM（2）與或2）與、或全編程：

代表器件是FPLA（FieldProgrammableLogicArray）3）與編程、或固定：代表器件PAL（ProgrammableArrayLogic）和GAL（GenericArrayLogic）、EPLD、FPGA（FieldProgrammableGateArray）。在這種結(jié)構(gòu)中，與陣列可編程，或陣列中每個(gè)或門(mén)所連接的乘積項(xiàng)是固定的，見(jiàn)下頁(yè)圖。其中EPLD和FPGA的結(jié)構(gòu)還要復(fù)雜得多，我們將在后面介紹。8/19/2023142）與、或全編程：代表器件是FPLA（Fie

每個(gè)交叉點(diǎn)都可編程。O1O1為兩個(gè)乘積項(xiàng)之和。與陣列可編程，或陣列不可編程的PLD。8/19/202315每個(gè)交叉點(diǎn)都可編程。O1O14.PLD的分類(lèi)（按集成度分類(lèi)）可編程邏輯器件PLDLDPLD（低密度PLD）HDPLD（高密度PLD）EPLDFPGAiSPPROMFPLAPALGAL8/19/2023164.PLD的分類(lèi)（按集成度分類(lèi)）可編程邏輯器件PLDLDP組合電路和時(shí)序電路結(jié)構(gòu)的通用形式A0~An-1W0W(2n-1)D0Dm8.2現(xiàn)場(chǎng)可編程邏輯陣列（FPLA）8/19/202317組合電路和時(shí)序電路結(jié)構(gòu)的通用形式A0~An-1W0D08.2組合電路和時(shí)序電路結(jié)構(gòu)的通用形式8/19/202318組合電路和時(shí)序電路結(jié)構(gòu)的通用形式8/5/2023188.3可編程陣列邏輯器件（PAL）8.3.1PAL的基本結(jié)構(gòu)PAL是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。有些PAL器件中，輸出電路包含觸發(fā)器和從觸發(fā)器輸出端到與陣列的反饋線，便于實(shí)現(xiàn)時(shí)序邏輯電路。同一型號(hào)的PAL器件的輸入、輸出端個(gè)數(shù)固定。含一個(gè)可編程的與陣列邏輯和一個(gè)固定的或陣列邏輯8/19/2023198.3可編程陣列邏輯器件（PAL）8.3.1PAL的基W0W1W2W3A0A1++++Y0Y1Y2Y3PAL與陣列可編程、或陣列固定FPLA與、或陣列均可編程W0W1W2W3A0A1++++Y0Y1Y2Y38/19/202320W0W1W2W3A1.

專(zhuān)用輸出結(jié)構(gòu)II8.3.2PAL的幾種輸出電路結(jié)構(gòu)和反饋形式這種結(jié)構(gòu)的輸出端只能作輸出用，不能作輸入用。因電路中不含觸發(fā)器，所以只能實(shí)現(xiàn)組合邏輯電路。輸出端可以是或門(mén)、或非門(mén)，或者互補(bǔ)輸出結(jié)構(gòu)。目前常用的產(chǎn)品有PAL10H8(10輸入，8輸出，高電平輸出有效)、PAL10L8、PAL16C1(16輸入，1輸出，互補(bǔ)型輸出)等。8/19/2023211.專(zhuān)用輸出結(jié)構(gòu)II8.3.2PAL的幾種輸出電路用途：產(chǎn)生組合邏輯電路1.

專(zhuān)用輸出結(jié)構(gòu)8/19/202322用途：產(chǎn)生組合邏輯電路1.專(zhuān)用輸出結(jié)構(gòu)8/5/20232全加器8/19/202323全加器8/5/2023232.

可編程I/O輸出結(jié)構(gòu)用途：組合邏輯電路，有三態(tài)控制可實(shí)現(xiàn)總線連接可將輸出作輸入用8/19/2023242.可編程I/O輸出結(jié)構(gòu)用途：組合邏輯電路，8/5/202這種結(jié)構(gòu)的或門(mén)輸出經(jīng)過(guò)三態(tài)輸出緩沖器，可直接送往輸出，也可再經(jīng)互補(bǔ)輸出的緩沖器反饋到與陣列輸入。即它既可作為輸出用，也可作為輸入用。用于實(shí)現(xiàn)復(fù)雜的組合邏輯電路。目前常用的產(chǎn)品有PAL16L8、PAL20L10等。在有些可編程I/O結(jié)構(gòu)的PAL器件中，在與或邏輯陣列的輸出和三態(tài)緩沖器之間還設(shè)置有可編程的異或門(mén)。通過(guò)對(duì)異或門(mén)一個(gè)可編程輸入端的編程可以控制輸出的極性。8/19/202325這種結(jié)構(gòu)的或門(mén)輸出經(jīng)過(guò)三態(tài)輸出緩沖器，可直接送往輸出3.

寄存器型輸出結(jié)構(gòu)：也稱(chēng)作時(shí)序結(jié)構(gòu)，如下圖所示。用途：產(chǎn)生時(shí)序邏輯電路8/19/2023263.寄存器型輸出結(jié)構(gòu)：也稱(chēng)作時(shí)序結(jié)構(gòu)，如下圖所示。用途：產(chǎn)4.

帶異或門(mén)的寄存器型輸出結(jié)構(gòu)：目前常用的產(chǎn)品有PAL20X4、PAL20X8(X表示異或輸出型)等。時(shí)序邏輯電路還可便于對(duì)“與-或”輸出求反8/19/2023274.帶異或門(mén)的寄存器型輸出結(jié)構(gòu)：目前常用的產(chǎn)品有PAL25.

運(yùn)算選通反饋輸出結(jié)構(gòu)：時(shí)序邏輯電路可產(chǎn)生A、B的十六種算術(shù)、邏輯運(yùn)算8/19/2023285.運(yùn)算選通反饋輸出結(jié)構(gòu)：時(shí)序邏輯電路8/5/202328PAL器件產(chǎn)品型號(hào)說(shuō)明(1)生產(chǎn)廠家對(duì)PAL器件的命名，前面一般還有廠家的標(biāo)志；(2)代表制造工藝：空白代表TTL，C代表CMOS;(3)代表PAL器件的最大陣列輸入數(shù)；(4)代表輸出電路類(lèi)型（見(jiàn)另頁(yè)）。(5)代表最大的組合輸出端數(shù)目或最大的寄存器數(shù)目。(6)表示器件功耗級(jí)別、速度等級(jí)，封裝形式等信息。8/19/202329PAL器件產(chǎn)品型號(hào)說(shuō)明(1)生產(chǎn)廠家對(duì)PAL器件的命名，8/19/2023308/5/2023308.3.3PAL的應(yīng)用舉例【例8.3.1】用PAL器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)DCBA的大小屬于0~5、6~10、11~15三個(gè)區(qū)間的哪一個(gè)之內(nèi)。解：設(shè)Y0=1表示DCBA的數(shù)值在0-5之間；設(shè)Y1=1表示DCBA的數(shù)值在6-10之間；設(shè)Y2=1表示DCBA的數(shù)值在11-15之間；則可列真值表如下：8/19/2023318.3.3PAL的應(yīng)用舉例【例8.3.1】用PAL輸入輸出DCBAY0Y1Y200001000001100001010000111000100100010110001100100111010輸入輸出DCBAY0Y1Y210000101001010101001010110011100001110100111100011111001寫(xiě)出表達(dá)式：8/19/202332輸入輸出DCBAY0Y1Y20000卡諾圖化簡(jiǎn)：

這是一組具有四輸入變量，三輸出端的組合邏輯函數(shù)。用PAL器件實(shí)現(xiàn)，應(yīng)選四個(gè)以上輸入端，三個(gè)以上輸出端的器件，且至少有一個(gè)輸出含有三個(gè)以上的乘積項(xiàng)。所以可選擇PAL14H4。然后按表達(dá)式進(jìn)行編程即可。圖見(jiàn)8.3.10Y0Y1Y21111111111111118/19/202333卡諾圖化簡(jiǎn)：這是一組具有四輸入變量，三輸出端采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦除、可反復(fù)編程的特性。與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。因此，同一型號(hào)的GAL器件可滿足多種不同的需要。一、電路結(jié)構(gòu)形式可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC8.4通用陣列邏輯（GAL）8/19/202334采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦除GAL和PAL在結(jié)構(gòu)上的區(qū)別見(jiàn)下圖：8/19/202335GAL和PAL在結(jié)構(gòu)上的區(qū)別見(jiàn)下圖：8/5/202335

邏輯圖；引腳圖GAL16V8邏輯圖及引腳圖8/19/202336GAL16V8邏輯圖及引腳圖8/5/202336二、GAL輸出邏輯宏單元OLMC的組成輸出邏輯宏單元OLMC由或門(mén)、異或門(mén)、D觸發(fā)器、多路選擇器MUX、時(shí)鐘控制、使能控制和編程元件等組成，如下圖：8/19/202337二、GAL輸出邏輯宏單元OLMC的組成輸出1個(gè)或門(mén)1個(gè)異或門(mén)1個(gè)D觸發(fā)器功能：將與陣列的乘積項(xiàng)進(jìn)行邏輯或，然后送到異或門(mén)A與極性控制信號(hào)XOR(n)異或。當(dāng)XOR（n）=1時(shí)，異或門(mén)對(duì)A反；XOR（n）=0時(shí)，異或門(mén)輸出為A。如XOR（16）=1，表示第16號(hào)引腳輸出信號(hào)的極性是高有效。存儲(chǔ)異或門(mén)的輸出信息。只要有一個(gè)OLMC設(shè)置成寄存器輸出組態(tài)，則1號(hào)腳就是CP時(shí)鐘信號(hào)。8/19/2023381個(gè)或門(mén)1個(gè)異或門(mén)1個(gè)D觸發(fā)器功能：將與陣列的乘積項(xiàng)進(jìn)行邏輯4個(gè)多路開(kāi)關(guān)結(jié)構(gòu)控制字結(jié)構(gòu)控制字產(chǎn)生對(duì)多路開(kāi)關(guān)的地址控制信號(hào)8/19/2023394個(gè)多路開(kāi)關(guān)結(jié)構(gòu)控制字結(jié)構(gòu)控制字產(chǎn)生對(duì)多路開(kāi)關(guān)的地址控制信號(hào)乘積項(xiàng)選擇器(2選1)輸出選擇器(2選1)三態(tài)選擇器(4選1)反饋選擇器(4選1)8/19/202340乘積項(xiàng)選擇器(2選1)輸出選擇器(2選1)三態(tài)選擇器(4選1三、輸出邏輯宏單元OLMC組態(tài)輸出邏輯宏單元由對(duì)AC1(n)和AC0進(jìn)行編程決定PTMUX、TSMUX、OMUX和FMUX的輸出，共有5種基本組態(tài)：專(zhuān)用輸入組態(tài)、專(zhuān)用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)。8個(gè)宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(1)專(zhuān)用輸入組態(tài)：如下圖所示：此時(shí)AC1(n)＝1，AC0＝0，使TSMUX輸出為0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止。I/O可以作為輸入端，提供給相鄰的邏輯宏單元。本級(jí)輸入信號(hào)卻來(lái)自另一相鄰宏單元。8/19/202341三、輸出邏輯宏單元OLMC組態(tài)輸出邏輯宏單(2)專(zhuān)用組合輸出組態(tài)【AC0=0，AC1(n)＝0】：如下圖所示：FMUX選擇接地,本單元和相鄰單元的反饋信號(hào)均被阻斷PTMUX選擇1，第一與項(xiàng)送入或門(mén)OMUX選擇0，跨過(guò)DFFTSMUX選擇VCC8/19/202342(2)專(zhuān)用組合輸出組態(tài)【AC0=0，AC1(n)＝0】：如FMUX選中DFF的Q端(3)寄存器組態(tài)：當(dāng)AC1(n)＝0，AC0＝1時(shí)，如下圖所示。CLK、OE作為時(shí)鐘和輸出緩沖器的使能信號(hào)，是器件的公共端（TSMUX選中OE端）OMUX選中1端，DFF的Q端輸出8/19/202343FMUX選中DFF的Q端(3)寄存器組態(tài)：當(dāng)AC1(n)＝（4）反饋組合輸出組態(tài)：AC0=AC1(n)=1,且SYN=12.輸出信號(hào)反饋到與陣列。（5）時(shí)序電路中的組合輸出AC0=AC1(n)，且SYN=0這時(shí)其他OLMC中至少有一個(gè)工作在寄存器組態(tài)，而該OLMC作為組合電路使用。與（4）不同在于CLK和OE端作為公共信號(hào)使用。和專(zhuān)用輸出組態(tài)比，有兩點(diǎn)不同：1.三態(tài)門(mén)使能端接第一與項(xiàng)；GAL的輸入，輸出電路和特性留給同學(xué)自學(xué)。8/19/202344（4）反饋組合輸出組態(tài)：AC0=AC1(n)=1,且SYN=（一）優(yōu)點(diǎn)：GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下優(yōu)點(diǎn)：(1)有較高的通用性和靈活性：它的每個(gè)邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時(shí)序電路。(2)利用率高：GAL采用電可擦除CMOS技術(shù)，可以用電壓信號(hào)擦除并可重新編程。因此，可反復(fù)使用。(3)高性能的E2COMS工藝：使GAL的高速度、低功耗，編程數(shù)據(jù)可保存20年以上。四、GAL的特點(diǎn)8/19/202345（一）優(yōu)點(diǎn)：GAL是繼PAL之后具有較高性能的PLD，和P（二）GAL器件的缺點(diǎn)(1)時(shí)鐘必須共用；(2)或的乘積項(xiàng)最多只有8個(gè)；(3)GAL器件的規(guī)模小,達(dá)不到在單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求；(4)盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì)于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。EPLD、FPGA等高密度可編程邏輯器件出現(xiàn)后，上述缺點(diǎn)都得到克服。8/19/202346（二）GAL器件的缺點(diǎn)(1)時(shí)鐘必須共用；(2)或的乘積項(xiàng)最1.EPLD（ErasableProgrammableLogicDevice）。分為兩類(lèi)：一類(lèi)是紫外線可擦除的EPLD（采用UVEPROM工藝），另一類(lèi)是電可擦除EPLD（采用E2PROM工藝）。2.EPLD采用COMS工藝，屬高密度可編程邏輯器件HDPLD（集成度大于1000門(mén)/片），芯片規(guī)模已達(dá)上萬(wàn)等效邏輯門(mén)?？梢詫?shí)現(xiàn)功能相當(dāng)復(fù)雜的數(shù)字系統(tǒng)。3.速度高(2ns)、功耗低（電流在數(shù)十毫安以下），抗干擾能力強(qiáng)。一、EPLD的特點(diǎn)8.5可擦除可編程程邏輯器件（EPLD）8/19/2023471.EPLD（ErasableProgrammablEPLD的結(jié)構(gòu)特點(diǎn)相當(dāng)于“與-或”陣列（PAL）+OLMC采用EPROM工藝集成度提高8/19/202348EPLD的結(jié)構(gòu)特點(diǎn)8/5/2023484.具有在系統(tǒng)編程能力，不用編程器，使用方便，可靠性高。5.與GAL相比，從結(jié)構(gòu)上增加了：異步時(shí)鐘、異步清除功能?？蓪?shí)現(xiàn)異步時(shí)序電路。乘積項(xiàng)共享功能,每個(gè)宏單元可多達(dá)32個(gè)乘積項(xiàng)，輸出級(jí)多種使能控制，而且三態(tài)輸出使能控制比GAL要豐富。8/19/2023494.具有在系統(tǒng)編程能力，不用編程器，使用方便，可靠性高。5EPLD采用EPROM工藝。與GAL相比，大量增加了OLMC的數(shù)目，并且增加了對(duì)OLMC中寄存器的異步復(fù)位和異步置位功能，因此其OLMC使用更靈活。缺點(diǎn)內(nèi)部互連性較差。CPLD采用E2PROM工藝。與EPLD相比，增加了內(nèi)部連線，對(duì)邏輯宏單元和I/O單元均作了重大改進(jìn)。8/19/202350EPLD采用EPROM工藝。與GAL相比，大量增加了CPLD的宏單元在內(nèi)部，稱(chēng)為內(nèi)部邏輯宏單元，EPLD與GAL相似，其邏輯宏單元和I/O做在一起，因此稱(chēng)為輸出邏輯宏單元。8.6復(fù)雜可編程邏輯器件（CPLD）1、基于半導(dǎo)體物理結(jié)構(gòu)，所以斷電后編程信息能保存。2、編程升壓電路集成在PLD內(nèi)部，所以器件可以在目標(biāo)系統(tǒng)上編程（ISP），不需要編程器。3、信號(hào)的傳輸延時(shí)可預(yù)測(cè)，可控制。8/19/202351CPLD的宏單元在內(nèi)部，稱(chēng)為內(nèi)部邏輯宏單元，EPLD與GA8.7現(xiàn)場(chǎng)可編程門(mén)陣列FPGA1.基本結(jié)構(gòu)1)IOB2)CLB3)互連資源8/19/2023528.7現(xiàn)場(chǎng)可編程門(mén)陣列FPGA1.基本結(jié)構(gòu)1)IOB81)IOB可以設(shè)置為輸入/輸出；輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）8/19/2023531)IOB可以設(shè)置為輸入/輸出；8/5/2023532.CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路將許多CLB組合起來(lái)，可形成大系統(tǒng)2)CLB8/19/2023542.CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路23)互連資源8/19/2023553)互連資源8/5/2023552.編程數(shù)據(jù)的裝載數(shù)據(jù)可先放在EPROM或PC機(jī)中通電后，自行啟動(dòng)FPGA內(nèi)部的一個(gè)時(shí)序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中“裝載”結(jié)束后，進(jìn)入編程