第七章反向器

第七章反向器第1頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月1、在雙極型工藝下ECL/CML：

EmitterCoupledLogic/CurrentModeLogic

射極耦合邏輯/電流型開(kāi)關(guān)邏輯TTL：TransistorTransistorLogic晶體管-晶體管邏輯：IntegratedInjectionLogic集成注入邏輯第2頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月2、在MOS工藝下NMOS、PMOS：MNOS：MetalNitride（氮）OxideSemiconductor(E)NMOS與(D)NMOS組成的單元CMOS:MetalGateCMOSHSCMOS：HighSpeedCMOS（硅柵CMOS）CMOS/SOS：SilicononSapphire（蘭寶石上CMOS，提高抗輻射能力）VMOS：VerticalCMOS（垂直結(jié)構(gòu)CMOS提高密度及避免Lutch-Up效應(yīng)）第3頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月第一部分:MOS晶體管的工作原理MOSFET（MetalOxideSemi-conductionFieldEffectTransistor），是構(gòu)成VLSI的基本元件。

一、半導(dǎo)體的表面場(chǎng)效應(yīng)1、P型半導(dǎo)體第4頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月2、表面電荷減少第5頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月3、形成耗盡層第6頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月4、形成反型層第7頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月二、MOS晶體管的結(jié)構(gòu)一個(gè)典型的NMOS晶體管結(jié)構(gòu)圖第8頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月器件被制作在P型襯底(bulk或body)上，兩個(gè)重參雜的n區(qū)形成源區(qū)（S）和漏區(qū)（D），一個(gè)重參雜的多晶硅(導(dǎo)電)作為柵（G），一層薄二氧化硅層使刪和襯底隔離。器件的有效作用就發(fā)生在刪氧化層下的襯底區(qū)。注意這種結(jié)構(gòu)的源（S）和漏（D）是相同的。

源漏方向的尺寸叫刪長(zhǎng)L，與之垂直方向的細(xì)的尺寸叫做柵寬W，由于在制造過(guò)程中，源/漏結(jié)的橫向擴(kuò)散，源漏之間實(shí)際的距離略小于L，為了避免混淆，我們定義Leff=Ldrawn-2LD,Leff稱(chēng)為有效溝道長(zhǎng)度，Ldrawn是溝道總長(zhǎng)度，LD是橫向擴(kuò)散長(zhǎng)度。Leff和氧化層厚度tox對(duì)MOS電路的性能有著重要的作用。第9頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月襯底的電位對(duì)器件特性有很大的影，也就是說(shuō)，MOSFET是一個(gè)四端器件。由于在典型的MOS工作中，源漏結(jié)二極管都必須反偏，所以我們認(rèn)為NMOS晶體管的襯底被連接到系統(tǒng)的最低電壓上。例如，如果一個(gè)電路在0～3V工作．則把襯底連接在最低的0V電位上，實(shí)際的連接如下圖所示，通過(guò)一個(gè)p＋歐姆區(qū)來(lái)實(shí)。第10頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月三、MOS管的符號(hào)教材中的NMOS耗盡型：第11頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月四、MOS管的I/V特性1.閾值電壓刪氧化層電容耗盡區(qū)電容第12頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月

NMOS管的VTH通常定義為界面的電子濃度等于襯底的多子濃度時(shí)的刪壓?？梢宰C明：是多晶硅刪和襯底間的功函數(shù)差q是電子電荷，Nsub是襯底參雜濃度，Φdep是耗盡區(qū)電荷，Cox是單位面積刪氧化層電容是半導(dǎo)體襯底費(fèi)米勢(shì)第13頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月影響閾值電壓的因素：1）刪電極材料2）刪氧化層質(zhì)量，厚度3）襯底參雜濃度第14頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月PMOS導(dǎo)通現(xiàn)象類(lèi)似于NMOS，但其所有極性都相反第15頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月2.I/V特性的推導(dǎo)首先，分析一個(gè)載有電流I的半導(dǎo)體棒：沿電流方向的電荷密度是Qd（C/m）,電荷移動(dòng)速度是v（m/s）第16頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月源和漏等壓時(shí)的溝道電荷其次，考慮源和漏都接地的NMOS，反型層中的電荷密度是多少？我們認(rèn)為VGS＝VTH時(shí)開(kāi)始反型，所以VGS≥VTH時(shí)，溝道中電荷密度（單位長(zhǎng)度電荷），其值等于：第17頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月源和漏不等電壓時(shí)的溝道電荷當(dāng)漏極電壓大于0時(shí)，溝道電勢(shì)將從源極的0V變到漏極的VD，刪于溝道之間的局部電勢(shì)差將從VG變到VG－VD，因此沿溝道的電荷密度表示為：V（x）為X點(diǎn)的溝道電勢(shì)。電流可表示為：載流子為電子，所以有負(fù)號(hào)第18頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月對(duì)于半導(dǎo)體，

是半導(dǎo)體載流子遷移率，E為電場(chǎng)由于，電子遷移率用表示我們得到：對(duì)應(yīng)的邊界條件是兩邊積分：第19頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月ID沿溝道方向是常數(shù)，得到：這里的L是有效溝道長(zhǎng)度。MOS管漏電流與漏源電壓關(guān)系右圖給出了不同VGS時(shí)的得到的ID與VDS的關(guān)系，每條拋物線的極值發(fā)生在VDS=VGS-VTH峰值電流為：第20頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月當(dāng)VDS較小時(shí)，有這種關(guān)系表明源漏之間可以用一個(gè)線性電阻表示，其阻值：深三極管區(qū)的線性工作第21頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月當(dāng)漏電壓大于VGS-VTH會(huì)怎樣？實(shí)際上不會(huì)遵從拋物線特性，且ID相對(duì)恒定，這時(shí)器件工作在飽和區(qū)漏電流飽和第22頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月原因：其電流表達(dá)式：L’近似等于L，則ID與VD無(wú)關(guān)工作于飽和區(qū)飽和區(qū)與三極管區(qū)分界點(diǎn)第23頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月第24頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月可推導(dǎo)出另一種非飽和區(qū)電流表達(dá)式：飽和區(qū)電流表達(dá)式：L’計(jì)算時(shí)可用L代替：第25頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月對(duì)于PMOS管，其電流：三極管區(qū)：飽和區(qū)：第26頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月VGS<VTH晶體管截止VGSVTH，設(shè)VGS保持不變。（1）當(dāng)VDS=0時(shí)，S、D之間沒(méi)有電流IDS=0。（2）當(dāng)VDS>0時(shí)，IDS由S流向D，IDS隨VDS變化基本呈線性關(guān)系。（3）當(dāng)VDS>VGS-VTH時(shí)，溝道上的電壓降（VGS-VTH）基本保持不變，由于溝道電阻Rc正比于溝道長(zhǎng)度L，而Leff=L-

L變化不大，Rc基本不變。所以，IDS=(VGS-VTH)/Rc不變，即電流IDS基本保持不變，出現(xiàn)飽和現(xiàn)象。（4）當(dāng)VDS增大到一定極限時(shí)，由于電壓過(guò)高，晶體管被雪崩擊穿，電流急劇增加?？偨Y(jié)：第27頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月4種MOS管：第28頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月（1）N溝增強(qiáng)：第29頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月(2)N溝耗盡：第30頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月（3）P溝增強(qiáng):第31頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月（4）P溝耗盡:第32頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月第二部分MOS反相器

反相器是MOS數(shù)字集成電路中最基本的單元電路。由于CMOS技術(shù)已經(jīng)發(fā)展成為大規(guī)模集成電路（VLSI）的主流技術(shù)，因此本章以CMOS為主，在這之前先介紹NMOS和其他類(lèi)型的反相器。第33頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月MOS反相器簡(jiǎn)介：MOS反相器可分為：靜態(tài)反相器、動(dòng)態(tài)反相器。其結(jié)構(gòu)如右圖：驅(qū)動(dòng)管通常為增強(qiáng)型NMOS，即E-NMOS。負(fù)載元件可以是：電阻（E/R反相器），增強(qiáng)型MOS（E/E反相器），耗盡型MOS（E/D反相器），P溝MOS（CMOS）。有比反相器：P113無(wú)比反相器：P113負(fù)載驅(qū)動(dòng)管MOS靜態(tài)反相器的一般結(jié)構(gòu)NMOS反相器第34頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月NMOS反相器簡(jiǎn)介：1.飽和增強(qiáng)型負(fù)載NMOS反相器飽和增強(qiáng)型負(fù)載NMOS反相器＝教材中的增強(qiáng)型NMOS管M1M1M2M2工作狀態(tài)?第35頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月飽和增強(qiáng)型負(fù)載NMOS反相器Vi為低電平時(shí)，根據(jù)M1M2可知，當(dāng)時(shí)，其輸出高壓比電源VDD少了一個(gè)閾值電壓:這就叫閾值損失。由ID1=ID2的條件可以得到輸出低電平：第36頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月2.非飽和增強(qiáng)型負(fù)載NMOS反相器為了克服飽和負(fù)載反相器輸出高電平有閾值損失的缺點(diǎn)，可以把負(fù)載管M2的柵極接一個(gè)更高的電壓VGG，且VGG>VDD+VT，使負(fù)載管M2由飽和區(qū)變?yōu)榫€性區(qū)。由線性區(qū)電流方程：可得當(dāng)Vout=VDD時(shí)才使ID＝0，因此輸出高電平可達(dá)到VDD由于要增加一個(gè)電壓源VGG，給使用帶來(lái)不便或第37頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月3.耗盡型負(fù)載NMOS反相器(VTD<0)M2永遠(yuǎn)導(dǎo)通。輸出高電平時(shí)，M1截止，M2工作在線性區(qū)，得到所以有輸出低電平時(shí)，M1工作在線性區(qū)，M2工作在飽和區(qū)當(dāng)時(shí)，得到輸出低電平（VG-VT-VS）VGS-VT第38頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月4.電阻負(fù)載NMOS反相器容易看出輸出高電平后M1導(dǎo)通，輸出開(kāi)始下降當(dāng)時(shí)，第39頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月7.1自舉反相器自舉反相器只需一個(gè)電源VDD就能使輸出高電平達(dá)到VDD高電平輸入時(shí)，輸出低電平VOL，負(fù)載管柵極電平為：VGL0=VDD-VTE自舉電容CB兩端電壓：VGSL＝VDD-VTE-VL輸入電平由高變低時(shí)，CB兩端電壓不能突變，負(fù)載管刪壓VGL隨輸出電壓一起升高，這就是自舉效應(yīng)。此時(shí)ML工作狀態(tài)？此時(shí)ML工作狀態(tài)？（關(guān)鍵問(wèn)題）輸出達(dá)到高電平VDD自舉電容的大小對(duì)特性有很大影響第40頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月MB作用：使ML柵壓不低于VDD-VTECB作用：輸出電壓上升時(shí)，CB反偏到ML的柵極，使ML的柵壓Vo升高而升高－－自舉效應(yīng)注意：CB的大小對(duì)特性影響很大第41頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月影響自舉反相器性能的因素：1）寄生電容用C0加以等效，自舉過(guò)程中C0與CB上的電荷總量恒定（見(jiàn)P114圖7.3b）得到：定義：稱(chēng)作自舉效率VGL的升高低于VO的升高第42頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月2）反偏PN結(jié)漏電流由于ME的反偏PN結(jié)漏電流的存在，CL上的電荷會(huì)不斷減少，導(dǎo)致VGL下降，直到ML截止，輸出電壓Vo也逐漸降低。采取措施：增加輔助上拉元件MA或RA

如圖7.4所示（P115）MA的W/L比ML小很多；（這能怎樣？）RA阻值也比較高。

第43頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月7.2耗盡負(fù)載反相器（E/D反相器）（前面介紹過(guò)）屬于有比反相器。第44頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月7.3CMOS反相器P管N管Vi為低電平時(shí)：N管截止，P管導(dǎo)通，Vo=VDDVi為高電平時(shí)：N管導(dǎo)通，P管截止，Vo=07.3.1CMOS反相器的直流特性第45頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月電流方程如下：截止飽和線性截止飽和線性第46頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月A區(qū)：N管截止，P管工作于線性區(qū)輸出Vo=VDDB區(qū)：P管工作在線性區(qū)，N管飽和第47頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月C區(qū)：N管和P管都處于飽和區(qū)

當(dāng)可得：，第48頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月N管飽和：P管飽和：合并后有：第49頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月D區(qū)：P管飽和，N管線性E區(qū)：P管截止，N管線性輸出Vo=0第50頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月7.3.2噪聲容限低噪聲容限：NML高噪聲容限：NMH（教材P119）第51頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月7.3.3開(kāi)關(guān)特性在CMOS電路中，負(fù)載電容CL的充放電時(shí)間限制了門(mén)的開(kāi)關(guān)速度。負(fù)載電容的構(gòu)成：下級(jí)輸入電容，本級(jí)輸出電容，連線電容。上升時(shí)間tr：波形從它的穩(wěn)態(tài)值的10％上升到90％所需時(shí)間。tr=?（公式7.25）下降時(shí)間tf：波形從它的穩(wěn)態(tài)值的90％下降到10％所需時(shí)間。tf=?（公式7.27）第52頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月1.下降時(shí)間兩部分組成：1）：電容電壓Vo從0.9VDD下降到VDD-VTN所需時(shí)間2）：電容電壓Vo從VDD-VTN下降到0.1VDD所需時(shí)間2.上升時(shí)間與下降時(shí)間類(lèi)似第53頁(yè)，課件共58頁(yè)，創(chuàng)作于2023年2月7.3.4功耗分為：1）靜態(tài)功