VHDL上機(jī)手冊(基于Xilinx-ISE)-

PAGEPAGE12VHDL上機(jī)手冊〔基于XilinxISE〕___________________________________________________1ISE軟件的運(yùn)行2創(chuàng)建一個新工程3創(chuàng)建一個VHDL源文件框架4輸入VHDL程序*5仿真6創(chuàng)建Testbench波形源文件7設(shè)置輸入仿真波形___________________________________________________VHDL上機(jī)手冊〔基于XilinxISE〕1創(chuàng)建一個新工程Step1.單擊“開始->程序->XilinxISE->ProjectNavigator〞，進(jìn)入ISE軟件。Step2.選擇File->NewProject…，出現(xiàn)如圖2所示的窗口。這個窗口與以前版本的差別較大，以前的版本出現(xiàn)的窗口中可以直接選取器件類型、封裝、門數(shù)、速度等級等信息。而在ISE6.1中需要單擊“下一步〞才干看到這些設(shè)置信息。在本例中，我們先選擇工程存放的路徑，然后輸入工程名稱。系統(tǒng)自動為每一個工程設(shè)定一個目錄，目錄名為工程名。再選擇頂層模塊類型為HDL。圖2新工程項對話框〔其他幾種類型說明如下：Schematic為原理圖輸入類型，類似于我們制作PCB原理圖時的狀況，可以從庫中選取器件，也可以用HDL語言來生成器件，在后續(xù)章節(jié)會介紹原理圖為制定輸入的狀況；EDIF為網(wǎng)表輸入類型，EDIF是ElectronicDataInterchangeFormat的縮寫，是一種描述制定網(wǎng)表的標(biāo)準(zhǔn)的工業(yè)文件格式，可以由第三方工具生成，在ISE中可以將其作為一種標(biāo)準(zhǔn)的輸入格式。NGC文件是一種包涵了邏輯制定數(shù)據(jù)和約束的網(wǎng)表，所謂約束是指FPGA制定中的一些特定的要求，例如，我們分配制定中的信號到具體的管腳時，需要一個文件來指定如何分配，這就是一種約束文件，由于NGC網(wǎng)表包涵了制定和約束，因此一個文件足夠描述一個制定了。NGC/NGO和EDIF都可以在ISE外由其他綜合工具生成也可由ISE生成。如果我們需要用ISE作為制定輸入，需要選擇Schematic或HDL作為頂層模塊類型；如果已經(jīng)完成的制定文件為ABEL、Verilog或VHDL，應(yīng)選擇HDL為頂層模塊類型；如果已經(jīng)完成的制定文件為原理圖，這里應(yīng)該選擇Schematic作為頂層模塊類型?！砈tep3.單擊“下一步〞，出現(xiàn)如圖3所示的窗口，在該窗口中來選擇制定實(shí)現(xiàn)時所用的器件。在包涵FPGA的PCB板子做出來以前，我們選擇不同類型的FPGA進(jìn)行測試，看看FPGA的資源是否夠用，在PCB板子做出來以后，我們在這里的選擇與PCB板上的FPGA必需一致。否則生成的下載文件無法配置到FPGA中。此處假設(shè)選擇錯了，也沒有關(guān)系，因為后面可以隨時修改這些設(shè)置。其中DeviceFamily表示目標(biāo)器件的類型；Device表示目標(biāo)器件的具體型號；Package表示器件的封裝；SpeedGrade表示器件的速度等級。這里我們選擇器件為Spartan2E，xc2s100，tq144，-6。其中xc2s100中的100表示器件為10萬門，tq144表示器件有144個管腳。圖3設(shè)置工程所用的器件參數(shù)Step4.因為這里我們重新編寫VHDL源代碼，而不是使用以前制定好的源代碼，故再單擊“下一步〞，“下一步〞，單擊“完成〞，工程創(chuàng)建完畢。Step5.這時的界面如圖4所示，這里需要關(guān)注的是界面左上角出現(xiàn)的小框為我們所有的源文件的管理窗口，在其下面的窗口為我們選擇不同的源文件時其所有可能操作的顯示窗口；右半部分窗口為我們制定輸入代碼的窗口；下面的窗口為編譯等信息的顯示窗口。這里與以前版本不同的地方在于編譯輸入窗口這里將Warnings和Errors可以分開顯示。我們可以在輸入不同文件后選中不同的文件，看看進(jìn)程窗口中的變化。這樣，我們新建了一個工程，下一步就要在工程中輸入一些制定文件來實(shí)現(xiàn)我們的制定。圖4創(chuàng)建新工程后的ISE界面3創(chuàng)建一個VHDL源文件框架在本小節(jié)我們向剛剛創(chuàng)建的工程中添加制定文件來實(shí)現(xiàn)要求的功能。按照以下步驟建立一個計數(shù)器的VHDL文件描述。注意這里僅僅新建一個有框架的文件，下一小節(jié)將向該文件中添加具體代碼。在這里我們以一個具有復(fù)位〔reset〕、使能〔ce〕、置數(shù)〔load〕、計數(shù)方向控制〔dir〕功能的計數(shù)器為基礎(chǔ)進(jìn)行制定。其方塊圖如圖5所示。其中CLK為輸入計數(shù)時鐘信號，系統(tǒng)在該信號的驅(qū)動下開始工作；RESET為復(fù)位信號，在上升沿處，輸入復(fù)位為全零；CE為使能信號，為1時計數(shù)正常進(jìn)行，為0時停止計數(shù)；LOAD為置數(shù)信號，當(dāng)在時鐘上升沿該信號為1時，將DIN0～DIN3分別置給COUT0～COUT3。DIR為計數(shù)方向控制，為1時遞增計數(shù)，為0時遞減計數(shù)。這些功能描述只是我們的制定目標(biāo)，或稱為制定需求，我們在制定一個系統(tǒng)時，第一步就是要明確我們的制定要Step1.選擇Project->NewSource；〔或在SourcesinProject窗口中單擊鼠標(biāo)右鍵選擇“NewSource…〞〕出現(xiàn)如圖6所示的窗口；Step2.選擇VHDLModule〔VHDL模塊〕作為新建源文件的類型；Step3.在文件名中鍵入“FourBitsCounter〞；Step4.單擊“下一步〞；Step5.單擊“下一步〞；Step6.單擊“完成〞，完成這個新源程序的創(chuàng)建。新源程序文件FourBitsCounter.vhd將會顯示在HDL編輯窗口中，它包括Library，Use，Entity，Architecture等語句。圖6源程序的類型選擇4輸入VHDL語言程序VHDL程序如圖所示.圖8計數(shù)器程序輸入完畢后,選擇File->Save，儲存counter.vhd源程序5對程序進(jìn)行語法檢查Step1:雙擊ProcessView窗口的Synthesize-XST下面的CheckSyntex如圖9所示圖9:檢查語法錯誤Step2:假如出現(xiàn)語法錯誤,及按照ISE的提示對程序進(jìn)行修改6仿真我們可以通過設(shè)置計數(shù)器模塊的輸入來觀察仿真輸出，以測試我們編寫的VHDL源文件是否滿足邏輯功能要求。我們建立的testbench波形調(diào)用ISE自帶的仿真工具,用來驗證所制定的計數(shù)器的功能和延時是否達(dá)到要求。7創(chuàng)建Testbench波形源文件在仿真前，首先創(chuàng)建一個Testbench波形源文件，與以前版本不同的是，該文件不是在HDLBencher〔ISE集成的一個工具，用于設(shè)置輸入波形〕中打開，而是在ISE中打開，這也是ISE6.1不同于以前版本的地方。具體步驟如下：Step1.打開上一節(jié)所建立的工程；Step2.選擇Project->NewSource…,〔或通過在SourcesinProject中單擊右鍵選擇“NewSource…〞〕，出現(xiàn)如圖10所示的窗口；圖10創(chuàng)建波形源文件Step3.選擇文件類型為TestBenchWaveform；Step4.鍵入文件名“TestWave〞，如圖11中所示；Step5.單擊“下一步〞，在本步驟中可以將波形文件與VHDL文件進(jìn)行關(guān)聯(lián)。Step6.單擊“下一步〞；Step7.單擊“完成〞；Step8.此時，HDLBencher程序自動啟動，如圖10所示，我們可以選擇哪一個信號是時鐘信號并可以輸入所需的時序需求；在這里我們采納系統(tǒng)的默認(rèn)值，單擊“OK〞按鈕；圖11仿真時間參數(shù)的設(shè)置Step9.這時出現(xiàn)了如圖12所示的波形；圖12新建的波形文件8設(shè)置輸入仿真波形我們可以打開剛剛建立的波形文件，來初始化輸入波形，步驟如下：Step1.單擊波形圖中的藍(lán)色方塊來設(shè)置波形電平的凹凸，設(shè)置后的波形如圖13所示；圖13HDLBe