數(shù)字邏輯實(shí)驗(yàn)報(bào)告-Verilog時(shí)序邏輯設(shè)計(jì)

1、電氣科學(xué)和技術(shù)如實(shí)報(bào)告學(xué)生名稱：仁彥浦學(xué)習(xí)編號：201504001018指導(dǎo)教師：賈成密圓王華一、實(shí)驗(yàn)項(xiàng)目名稱：Verilog時(shí)序邏輯設(shè)計(jì)二、實(shí)驗(yàn)?zāi)康模赫莆者吘塪觸發(fā)器74x74、同步計(jì)數(shù)器74x163、4位通用移位寄存器74x194的工作原理。設(shè)計(jì)移位寄存器74x194設(shè)計(jì)三個(gè)最大序列長度線性反饋移位寄存器(LFSR)計(jì)數(shù)器。設(shè)計(jì)同步計(jì)數(shù)器74x163。三、實(shí)驗(yàn)內(nèi)容：1.設(shè)計(jì)邊緣d觸發(fā)器74x74。設(shè)計(jì)通用移位寄存器74x194。3.3位LFSR計(jì)數(shù)器使用74x194和其他小型邏輯澆口設(shè)計(jì)。設(shè)計(jì)4位同步計(jì)數(shù)器74x163。四、實(shí)驗(yàn)原理：74x74邏輯原理圖74x194邏輯原理圖3位LFSR邏

2、輯電路圖74x163邏輯原理圖上圖旨在使用門級描述或教材數(shù)字設(shè)計(jì)原理與實(shí)踐(第4版)525頁的表8-20中的動(dòng)作描述五、實(shí)驗(yàn)設(shè)備(設(shè)備、部件):PC、Windows XP、Anvyl或Nexys3發(fā)行板、Xilinx ISE 14.7開發(fā)工具、digi Compellent adept下載工具。六、實(shí)驗(yàn)階段：實(shí)驗(yàn)階段包括創(chuàng)建新項(xiàng)目、設(shè)計(jì)代碼和輸入、設(shè)計(jì)測試文件、模擬設(shè)置、查看波形、約束和實(shí)施、流代碼生成和調(diào)試下載。七、主要源代碼和波形圖：1.d觸發(fā)器的Verilog代碼源包括模塊vr74x474 (clk、d、pr _ l、clr _ l、q、qn)；Input CLK、D、PR_L、CLR

3、_ L；輸出Q、QN；Wire w1、w2、w3、w4；Nand (w1、PR_L、w2、w4)；Nand (w2、CLR_L、w1、CLK)；NAND(w3、w2、clk、w4)；Nand (w4、CLR_L、w3、D)；Nand (Q，PR_L，w2，QN)；NAND(qn，q，w3，clr _ l)；EndmoduleInitial beginCLK=0；PR _ L=1；CLR _ L=1；d=0；# 4D=1；# 2D=0；# 8D=0；# 2D=1；# 13 CLR _ L=0；# 10 CLR _ L=1；# 10 PR _ L=0；# 5D=0；# 10 PR _ L=1；En

4、dAlways begin# 5 CLK= CLKEndEndmoduleModule vr74x74 _ tb/InputsReg CLKreg D；reg PR _ L；reg CLR _ L；/Outputs導(dǎo)線q；配線qn；/instantiate the unit under test(UUT)Vr74x74 UUT(.CLK(CLK)、.D(D)、.PR_L(PR_L)、.CLR_L(CLR_L)、.q)、.QN(QN)；仿真結(jié)果如下圖所示確認(rèn)輸入和輸出關(guān)系。設(shè)計(jì)無效。2.4位通用移位寄存器74x194模塊vr74x 194 (clk、clr _ l、Lin、rin、S1、s0、a

5、、b、c、d、QA、QB、QC、qd)；Inputclk、clr _ l、Lin、rin、S1、s0、a、b、c、d；Output QA、QB、QC、QD；wire CLK _ D；wire CLR _ L _ D；Wire S1_L，S1 _ H；Wire S0_L，S0 _ H；Wire QAN、QBN、QCN、QDNWirew1、w2、w3、w4、w5、w6、w7、w8、w9、w10Wirew11、w12、w13、w14、w15、w16、w17、w18、w19、w20Buf(CLK_D，CLK)；Buf(CLR_L_D，CLR _ L)；Not(m1，S1)；Not(m0，S0)；And

6、(n1、S0、m1、RIN)；And(n2、S0、S1、A)；And(n3、m0、m1、QA)；And(n4、m0、S1、QB)；And(n5、S0、m1、QA)；And(n6、S0、S1、B)；And(n7、m0、m1、QB)；And(n8、m0、S1、QC)；And(n9、S0、m1、QB)；And(n10、S0、S1、C)；And(n11、m0、m1、QC)；And(n12、m0、S1、QD)；And(n13、S0、m1、QC)；And(n14、S0、S1、D)；And(n15、m0、m1、QD)；And(n16、m0、S1、LIN)；Or(p1、n1、n2、n3、n4)；Or(p2、n

7、5、n6、n7、n8)；Or(p3、n9、n10、n11、n12)；Or(p4、n13、n14、n15、n16)；Vr74x474 Q1 (clk _ d、P1、1b1、clr _ l _ d、QA、qan)；Vr74x474 Q2 (clk _ d、p2、1b1、clr _ l _ d、QB、qbn)；Vr74x474 Q3 (clk _ d、P3、1b1、clr _ l _ d、QC、qcn)；Vr74x474 Q4 (clk _ d、P4、1b1、clr _ l _ d、qd、qdn)；Endmodule源為：S1=0；s0=0；a=0；b=0；c=0；d=0；/wait 100 ns

8、for global reset to finish# 100；/Add stimulus hereCLR _ L=1；S1=0；s0=0；# 100；S1=0；s0=1；RIN=1；# 100；S1=1；s0=1；a=0；b=0；c=0；d=0；# 100；S1=1；s0=0；LIN=1；# 100；S1=1；s0=1；a=1；b=1；c=1；d=1；EndAlways begin# 5 CLK= CLKEndEndmodule測試文件：Module vr74x194 _ tb/InputsReg CLKreg CLR _ L；Reg LIN雷格林；Reg S1Reg S0reg A；reg

9、 B；reg C；reg D；/Outputs配線QA；Wire QBWire QCWire QD/instantiate the unit under test(UUT)Vr74x194 UUT(.CLK(CLK)、.CLR_L(CLR_L)、.LIN(LIN)、林(rin)、.S1(S1)、.S0(S0)、.A(A)、.B(B)、.C(C)、.D(D)、.QA(QA)、.QB(QB)、.QC(QC)、.QD(QD)；Initial begin/Initialize InputsCLK=0；CLR _ L=0；LIN=0；RIN=0；仿真結(jié)果如下圖所示驗(yàn)證輸入和輸出結(jié)果是否正常，設(shè)計(jì)是否正確

10、。3.3位LFSR計(jì)數(shù)器源為：模塊LFSR (clk、reset、x2、x1、x0)。Input CLK，RESET輸出X2、X1、X0；Wire w1、w3、w6；Vr74x 194u1(.clk)、.CLR_L(1b1)、.RIN(w6)、.S1(重置)、.S0(1b1)、.A(1b1)、.B(1b0)、.C(1b0)、.D(1b0)、.QA(X2)、.QB(X1)、.QC(X0)；Xor (w3、X1、X0)；Nor (w1、X2、X1)；Xor (w6、w1、w3)；EndmoduleModule LFSR _ tb/InputsReg CLKReg RESET/Outputs線材x2

11、；線材x1；Wire X0/instantiate the unit under test(UUT)LFSR UUT(.CLK(CLK)、.reset、.X2(X2)、.X1(X1)、.X0(X0)；Initial begin/Initialize InputsCLK=0；RESET=1；/wait 100 ns for global reset to finish# 100；/Add stimulus hereRESET=0；EndAlways begin# 5 CLK= CLKEndEndmodule仿真結(jié)果如下圖所示驗(yàn)證輸入和輸出結(jié)果是否正常，設(shè)計(jì)是否正確。4.74x1163計(jì)數(shù)器And

12、(w21、w20、w25)；Not(w26，ENT)；Nor(w1，LD_L，CLR)；Nor(w2、w1、CLR)；Xor(w4，w25， QN0)；Xor (w10，w9， qn1)；Xor(w16，w15， QN2)；Xor(w22，w21， QN3)；And(w3、w1、A)；And(w5、w2、w4)；And(w7、w1、B)；And(w11、w2、w10)；And(w13、w1、C)；And(w17、w2、w16)；And(w19、w1、D)；And(w23、w2、w22)；Or(w6、w3、w5)；Or(w12、w7、w11)；Or(w18、w13、w17)；Or(w24、w19

13、、w23)；Vr74x474 u1 (d 0、clk、1、clr _ l、q 0、qn0)；Vr74x474 U2 (d 1、clk、1、clr _ l、q 1、qn1)；Vr74x474 u3 (d 2、clk、1、clr _ l、q 2、qn2)；Vr74x474 U4 (d 3、clk、1、clr _ l、q 3、qn3)；Endmodule模塊vr74x163 (clk、clr _ l、LD _ l、enp、ent、d、q、rco)；Input CLK、CLR_L、LD_L、ENP、ENTinput33:0d；output33:0q；輸出RCOWirew1、w2、w3、w4、w5、w6、w7、w8、w9、w10Wirew11、w12、w13、w14、w15、w16、w17、w18、w19、w20Wire w21、w22、w23、w24、w25、w26Wire CKWire CLRwire3:0QN；Wire CLK1Buf(CLK1，CLK)；Not(CLR，CLR _ L)；Not(w8，Q