通過模塊實例調(diào)用實現(xiàn)大型系統(tǒng)的設(shè)計

1、評閱verilog hdl數(shù)字系統(tǒng)設(shè)計報告 10姓名 學(xué)號 時間 地點 實驗題目 通過模塊實例調(diào)用實現(xiàn)大型系統(tǒng)的設(shè)計 一、 實驗?zāi)康模? 學(xué)習(xí)和掌握狀態(tài)機(jī)的嵌入和模塊實例的連接方法； 2 了解大型系統(tǒng)設(shè)計的層次化，結(jié)構(gòu)化解決辦法的技術(shù)基礎(chǔ)； 3學(xué)習(xí)數(shù)據(jù)總線在模塊設(shè)計中的應(yīng)用和控制，掌握復(fù)雜接口模塊設(shè)計的基礎(chǔ)技術(shù)；4學(xué)習(xí)和編寫用工程概念來編寫較完整的測試模塊，做到接近真實的完整測試。二、 實驗環(huán)境：cpu型號: 英特爾 pentium dual-core t4200 2.00ghz 內(nèi)存容量:4g (三星 ddr3 1067 mhz) 操作系統(tǒng)類型:windows xp sp3仿真軟件:mode

2、lsim se 6.2b 三、 實驗內(nèi)容： 使用狀態(tài)機(jī)的嵌套和模塊化的方法編寫并行與串行數(shù)據(jù)轉(zhuǎn)換器，在modelsim中對產(chǎn)生的波形進(jìn)行分析并驗證運行過程，通過學(xué)習(xí)數(shù)據(jù)總線在模塊設(shè)計中的應(yīng)用和控制，掌握復(fù)雜接口模塊設(shè)計的基礎(chǔ)技術(shù)。四、 系統(tǒng)框圖：框圖：p_s狀態(tài)圖（并轉(zhuǎn)串）s_p（串轉(zhuǎn)并）五、 實驗波形圖： 1、nget_ad_data 由高電平變?yōu)榈碗娖剑l(fā)出控制信號， p_s的數(shù)據(jù)寄存器清零，狀態(tài)寄存器置數(shù)。2、d_pin_ena從低電平變成高電平使并行數(shù)據(jù)從 data_buf 中輸入數(shù)據(jù)進(jìn)入p_s的寄存器中，之后該 信號從高電 平變成低電平，等待下次寫入控制。3、d_bin_ena從低電

3、平變成高電平,控制數(shù)據(jù)從p_s的d_bin_out接口向s_p的寄存器中寫入，數(shù)據(jù)寫完后變?yōu)榈碗娖?。；六?體會：這次的電路系統(tǒng)部件與第九次實驗的轉(zhuǎn)換器電路相似，只是串轉(zhuǎn)并、并轉(zhuǎn)串轉(zhuǎn)換器通過電路進(jìn)行了組合互聯(lián)，其功能仍很簡單。數(shù)據(jù)在nget_ad_data、 d_pin_ena的控制下進(jìn)行并轉(zhuǎn)串的轉(zhuǎn)換和輸出，再在d_bin_ena等信號的控制下進(jìn)入串轉(zhuǎn)并的轉(zhuǎn)換器中最終輸出。而這個設(shè)計中不同于單個轉(zhuǎn)換器，加入許多的控制信號如nget_ad_data、d_bin_ena、d_pin_ena，是一個多端控制的電路，符合現(xiàn)代電路的設(shè)計思想。在仿真過程中主要的問題是下載的代碼由于格式問題存在部分錯誤，經(jīng)

4、過了仔細(xì)的核對才運行成功。七、 附錄：（代碼。）/- 文件名p_s.v - /* * 模塊功能：把在nget_ad_data負(fù)跳變沿時刻后能維持約三個 * * 時鐘周期的并行字節(jié)數(shù)據(jù)取入模塊，在時鐘節(jié)拍下轉(zhuǎn)換為字 * * 節(jié)的位流，并產(chǎn)生相應(yīng)字節(jié)位流的有效信號 * */ define yes 1define no 0modulep_s(dbit_out,link_s_out,data,nget_ad_data,clk);input clk; /主時鐘節(jié)拍input nget_ad_data; /負(fù)電平有效的取并行數(shù)據(jù)控制信號線 input7:0 data; /并行輸入的數(shù)據(jù)端口。 output

5、 dbit_out; /串行位 流的輸出 output link_s_out; /允許串行位流輸出的控制信號 reg 3:0 state; /狀態(tài)變量寄存器 reg7:0 data_buf; /并行數(shù)據(jù)緩存器 reg link_s_out; /串行位流輸出的控制信號寄存器 reg d_buf; /位緩存器 reg finish_flag; /字節(jié)處理結(jié)束標(biāo)志 assign dbit_out = (link_s_out)? d_buf:0; /給出串行數(shù)據(jù)。 always (posedge clk or negedge nget_ad_data) / nget_ad_data下降沿置數(shù),寄存器清

6、零，clk上跳沿送出位流 if(!nget_ad_data) begin finish_flag =0; state = 9; link_s_out =no; d_buf = 0; data_buf =0; end else case(state) 9: begin data_buf = data; state =10; link_s_out =no; end 10: begin data_buf = data; state =0; link_s_out =no; end 0: begin link_s_out =yes; d_buf =data_buf7; state =1; end 1:

7、begin d_buf =data_buf6; state =2; end 2: begin d_buf =data_buf5; state =3; end 3: begin d_buf =data_buf4; state =4; end 4: begin d_buf =data_buf3; state =5; end 5: begin d_buf =data_buf2; state =6; end 6: begin d_buf =data_buf1; state =7; end 7: begin d_buf =data_buf0; state =8; end 8: begin link_s_

8、out =no; state = 4b1111; /do nothing state finish_flag =1; end default: begin link_s_out =no; state = 4b1111; /do nothing state end endcase endmodule /-文件名s_p.v - /*8* * 模塊功能：把在位流有效信號控制下的字節(jié)位流讀入模塊， * * 在時鐘節(jié)拍控制下轉(zhuǎn)換為并行的字節(jié)數(shù)據(jù)，輸出到并行 * * 數(shù)據(jù)口。 * */ timescale 1ns/1ns define yes 1 define no 0 module s_p(data,

9、dbit_in, dbit_ena, clk); output 7:0 data; /并行數(shù)據(jù)輸出口 input dbit_in, clk; /字節(jié)位流輸入口 input dbit_ena; /字節(jié)位流使能輸入口 reg 7:0 data_buf; reg 3:0 state; /狀態(tài)變量寄存器 reg p_out_link; /并行輸出控制寄存器 assign data = (p_out_link=yes) ? data_buf : 8bz; always(negedge clk) if(dbit_ena ) case(state) 0: begin p_out_link =no; data

10、_buf7 = dbit_in; state =1; end 1: begin data_buf6 = dbit_in; state =2; end 2: begin data_buf5 = dbit_in; state =3; end 3: begin data_buf4 = dbit_in; state =4; end 4: begin data_buf3 = dbit_in; state =5; end 5: begin data_buf2 = dbit_in; state =6; end 6: begin data_buf1 = dbit_in; state =7; end 7: be

11、gin data_buf0 = dbit_in; state =8; end 8: begin p_out_link = yes; state = 4b1111; end default: state =0; endcase else begin p_out_link = yes; state =0; end endmodule /-文件名 sys.v - /* * 模塊的功能： 把兩個獨立的邏輯模塊（p_s和s_p）合并到一個可綜合 * * 的模塊中，共用一條并行總線，配合有關(guān)信號，分時進(jìn)行輸入/或輸出。* * 模塊的目的：學(xué)習(xí)如何把兩個單向輸入/輸出的實例模塊，連接在一起， * * 共享一

12、 條總線。 * * 本模塊是完全可綜合模塊，已經(jīng)通過綜合和布線后仿真。 * */ include ./p_s.vinclude ./s_p.vmodule sys(databus,use_p_in_bus,dbit_out,dbit_ena,nget_ad_data,clk); input nget_ad_data; /取并行數(shù)據(jù)的控制信號 input use_p_in_bus; / 并行總線用于輸入數(shù)據(jù)的控制信號 input clk; /主時鐘 inout 7:0 databus; /雙向并行數(shù)據(jù)總線 output dbit_out; /字節(jié)位流輸出 output dbit_ena; /字節(jié)

13、位流輸出使能 wire clk； wire nget_ad_data; wire dbit_out; wire dbit_ena; wire 7:0 data; assign databus = (!use_p_in_bus)? data : 8bzzzz_zzzz; p_s m0(.dbit_out(dbit_out),.link_s_out(dbit_ena),.data(databus), .nget_ad_data(nget_ad_data),.clk(clk); s_p m1(.data(data), .dbit_in(dbit_out), .dbit_ena(dbit_ena),.

14、clk(clk); endmodule /-文件名：top.v -/* * 模塊的功能： 對合并在一起的可綜合的模塊sys 進(jìn)行測試驗證。其測試信號* * 盡可能地與實際情況一致，用隨機(jī)數(shù)系統(tǒng)任務(wù)對數(shù)據(jù)的到來和時鐘沿的 * * 抖動都進(jìn)行了模擬仿真。本模塊無任何工程價值，只有學(xué)習(xí)價值。 * */ timescale 1ns/1nsinclude ./sys.v / 改用不同級別的verilog 網(wǎng)表文件可進(jìn)行不同層次的仿真module top; reg clk; reg7:0 data_buf; reg nget_ad_data; reg d_pin_ena; /并行數(shù)據(jù)輸入sys模塊的使能信

15、號寄存器 wire 7:0 data; wire clk2; wire dbit_ena; assign data = (d_pin_ena)? data_buf : 8bz; initial begin clk = 0; nget_ad_data =1; /置取數(shù)據(jù)控制信號初始值為高電平 data_buf = 8b1001_1001; /假設(shè)的數(shù)據(jù)緩存器的初始值，可用于模擬并行數(shù)據(jù)的變化 d_pin_ena = 0; end initial begin repeat(100) begin #(100*14+$random %23) nget_ad_data = 0; /取并行數(shù)據(jù)開始 # (112+$random %12) nget_ad_data = 1; /保持一定時間低電平后恢復(fù)高電平 # ($random%50) d_pin_ena = 1; /并行數(shù)據(jù)輸入sys模塊的使能信號有效 # (100*3 + $random%5) d_pin_ena = 0; /保持三個時鐘周期后讓出總線 # 333 data_buf = data_