ModelSim輕松入門.ppt

1、1，Modelsim 6.0教程2006.12Q336053579621，2，Modelsim簡介Modelsim模擬工具是由Model開發(fā)的。支持Verilog、VHDL和混合模擬。逐步執(zhí)行整個程式，讓設計人員直接看到下一步要執(zhí)行的陳述式。您也可以在程式執(zhí)行的任何步驟中隨時檢視所有變數(shù)的目前值。在Dataflow窗口中，您可以查看單位或模塊的輸入和輸出連續(xù)更改等。比Quartus中包含的模擬器功能更強大。ModelSim分為SE、PE、OEM等多個版本，是集成到FPGA供應商設計工具(包括Actel、Atmel、Altera、Xilinx、Lattice等)中的OEM版本。例如，Altera

2、提供的OEM版本是ModelSim-Altera，Xilinx提供的版本是ModelSim XE .SE，在功能和性能方面也比OEM版本(例如模擬速度)支持PC、UNIX和LIUNX 1。Modelsim是專業(yè)的HDL語言模擬器，比Quartus中包含的模擬器功能更強大。2 2 .Quartus simulator不支持測試庫，僅支持波形文件。VWF VWF文件的全稱是“矢量波形文件”(Vector Waveform File)，一般設計人員在創(chuàng)建波形文件時，必須自行設置重置、時鐘信號、控制和輸入數(shù)據(jù)、輸出數(shù)據(jù)信號等。其中工作量最大的是輸入數(shù)據(jù)的波形輸入。例如，要模擬只有1KB的串行輸入數(shù)據(jù)量

3、，需要將手動輸入信號的波形繪制為8000個周期，這既費時又容易出錯，如何開始？對于初學者，modelsim附帶的教程是help-se pdf documentation-tutorial中的好選擇。詳細介紹modelsim的功能使用，從簡單到復雜、從低級到高級。4，Modelsim的安裝與許多其他軟件一樣，Modelsim SE需要合法許可證。通常，使用Kengen創(chuàng)建license.dat。解壓縮安裝工具包，然后開始安裝。安裝時，選擇“安裝完整產(chǎn)品”。出現(xiàn)“install hardware security key driver(安裝硬件安全密鑰驅(qū)動程序)”時，選擇“no(否)”。出現(xiàn)Add

4、 Modelsim To Path時，選擇yes。出現(xiàn)Modelsim License Wizard時，選擇“關閉”。在Cd根目錄下創(chuàng)建新的flexlm文件夾，使用Keygen創(chuàng)建license.dat，然后將其復制到此文件夾下。修改系統(tǒng)的環(huán)境變量。右鍵單擊桌面上的計算機圖標，屬性-高級-環(huán)境變量-(系統(tǒng)變量)新建。如下圖所示填寫，如果變量值中已存在其他路徑，則輸入“；”使用從要填充的路徑中分離。lm _ license _ file=c : flexlm license . dat，5，6，7，使用modelsim模擬Modelsim的工作方式4種3360使用者圖形介面模式互動式指令行模式M

5、odelsim顯示渡邊杏僅透過指令主控臺輸入的指令完成所有作業(yè)Tcl工程很大，文件比較多的時候，分批處理比較方便。直接運行批處理文件，在后臺調(diào)用modelsim，以及modelsim腳本文件* .運行do，完成任務周3360，8。仿真是功能仿真、門級仿真、時間仿真功能仿真(預仿真、代碼仿真)的目的是驗證電路功能是否滿足設計要求?？杉傻腇PGA代碼用RTL級別代碼語言描述，以RTL級別代碼和Testbench輸入。在設計的早期階段發(fā)現(xiàn)問題可以節(jié)省很多能源。使用語句級模擬和時間序列模擬(后模擬)集成軟件生成的語句級網(wǎng)絡表執(zhí)行模擬。不添加延遲文件的仿真是門級仿真。您可以驗證集成功能是否滿足功能要求

6、，其速度比功能模擬慢，并且比計時模擬快?；陂T級模擬的延遲文件(.SDF)的模擬是計時模擬，更真實地反映邏輯延遲和功能。綜合考慮電路的路徑延遲和門延遲的影響，確認電路是否能在特定計時條件下滿足設計理念的過程、計時違規(guī)、9、功能模擬。2測試激勵代碼：根據(jù)設計要求，輸入/輸出的激勵3模擬模型/庫：取決于設計中調(diào)用的設備供應商提供的模塊(例如FIFO、ADD_SUB等模擬階段)。以4位計數(shù)器為例，提供詳細的步驟。1.要啟動modelsim軟件，請首先設置光盤上的count4文件夾。在Modelsim中，選擇File-Change Directory，然后在彈出Choose folder對話框中，將目

7、錄路徑設置為c:/count 4。2.創(chuàng)建項目在modelsim中創(chuàng)建project，然后選擇file-new-Project Location是可以通過Brose按鈕選擇或更改的工作目錄。Ddfault Library Name可以使用工具的默認work。在Workspace窗口的library中顯示work library。10、11、3。將文件添加到項目當顯示項目構建時，選擇“Add Exsiting File”，然后按照相應的提示將文件添加到相應的項目中。此處的count_tp.v及其編譯可以通過單擊ComlileComlile All完成。5 .文件裝載(1)雙擊存儲庫的work上的

8、count_tp裝載(2) simulate start simulation右鍵單擊設置，單擊ok，然后單擊14，6。開始模擬單擊work開始模擬，15，7。結束模擬模擬除錯完成后，您可以結束模擬，并在主視窗中選取模擬結束模擬，16，補貨3360 (1)，或不新增測試程式庫。模擬階段與之前相似。加載文件時，可以雙擊“cool(工具)”直接使用許多Testbench模板，這些模板可以在Add add to wave輸入信號clk、reset編輯測試波形、run-all、17、(2) modelsim中直接創(chuàng)建Testbench Modelsim雙擊Creat Testbench后，生成向?qū)⒃?/p>

9、Specify Design Unit作業(yè)庫下選擇目標文件，單擊Next后，您可以指定Testbench名稱、要編譯的庫等。此處使用默認設置直接點完成。目標文件中每個端口的定義和調(diào)用函數(shù)出現(xiàn)在Testbench中。然后設計人員將內(nèi)容添加到Testbench?？梢员４鏋関格式。如上所述，Testbench文件也編譯到作業(yè)庫中。19、門級模擬和計時模擬所需的文件1統(tǒng)一布局布線生成的網(wǎng)絡表文件2測試激勵3庫Altera模擬庫的位置是c : Altera Quartus 50 EDASIM _ lib 4計時模擬。還需要具有時間延遲信息的逆表文件(SDF)澆口級仿真。(1)成功編譯項目后，自動啟動Mo

10、delsim以運行門級仿真。(2)首先在Quartus中創(chuàng)建網(wǎng)絡表文件和延遲文件。然后調(diào)用Modelsim以成功編譯仿真工程，并自動啟動model sim。1 .在Quartus中設置模擬工具打開Quartus、項目設置、選擇Assignments | EDA Tool Settings，然后單擊左側(cè)列中“Simulation”選擇下的“More Settings”按鈕，將顯示“More Settings”有兩種方法可以生成此門級別模擬的testbench。(1)直接編寫testbench count _ tp.vmod，然后單擊Quartus的start compilation開始編譯，Qu

11、artusII狀態(tài)欄中將顯示“EDA Netlist Writer”和“EDA Simulation”即使我們不手動加入，也有模擬結果。QuartusII完成完整編譯并運行ModelSim后，將顯示“Finish Vsim”對話框，直到您退出ModelSim。“否”，23，24，(2創(chuàng)建新波形文件，編輯模擬信號的激勵源，最后保存具有激勵信號的波形文件。 Quartus II是。將VWF文件保存為.提供轉(zhuǎn)換為vt的功能。選擇主菜單“導出文件”。vt或.可以另存為v文件，不會影響模擬。左下角的testbenchmode name設置為*vlg_vec_tst (verilog對應于verilog，

12、*是主程序名)的more settings中的*_vhdl_vec也不設置more settings。27、設置后編譯成功。Quartus目錄下是模擬所需的網(wǎng)絡表文件和包含延遲逆表文件的Modelsim文件夾。如果使用VHDL語言，則網(wǎng)絡表文件將.vho，逆表文件是.SDO。如果使用Verilog語言，則網(wǎng)絡表文件將.VO，SDF文件也是。SDO。此時，建議手動創(chuàng)建testbench。count_tp.v Modelsim模擬后的主要步驟是創(chuàng)建庫并將其映射到物理目錄。Testbench編譯。運行仿真。28，建立資源庫模擬資源庫是儲存編譯設計單位的目錄。modelsim包含兩種類型的仿真庫：一個

13、是工作庫，默認庫名稱是work，另一個是資源庫?！癢ork庫”下包含當前項目下編譯的所有文件。因此，必須在編譯之前創(chuàng)建work library，并且只能創(chuàng)建一個work library。資源資料庫可以包含許多資源，這些資源將由work庫中編譯的文件調(diào)用。這些資源可以徐璐放置在其他資源庫中。映射庫用于將包含預編譯文件的目錄映射到modelsim識別的庫。庫中的文件必須已經(jīng)編譯。如果在Workspace窗口中展開庫，則必須可以查看該文件。如果存在未編譯的文件，可以使用兩種方法將Quartus添加到Modelsim的仿真庫： 1.創(chuàng)建自己的新庫，以保存需要調(diào)用進行仿真的仿真文件。2.將Altera的

14、部件添加到work。使用資源庫，29，方法1模擬后1。如果在Modelsim中訂閱項目設置和文件count4.vo、count_tp.v和庫文件cycloneii_atoms.v，則不需要源代碼文件。成功設置Project后，Modelsim將添加頁面，然后單擊“MC”在“Library Name”中輸入與Altera中的庫名稱相匹配的庫名稱。這個名稱稱為cycloneii，30，必須編譯的庫取決于使用的HDL語言。例如，tratix設備，Verilog語言的Stratix _ Atoms。必須編譯文件。對于VHDL，要編譯的庫文件為STRATIX_ATOMS .VHD和stratix _ a

15、toms _ components.vhd。編譯庫文件和web表并完成上述過程后，單擊workspace下的project，選擇cycloneii_atoms.v，按如下方式設置屬性，然后分別編譯cycloneii_atoms.v:然后分別編譯count4.vo、count_tp.v 3。我們準備了準備模擬所需的所有檔案。選擇simulatestart simulation。單擊“l(fā)ibraries”選項卡，然后單擊“add”按鈕，將成為剛創(chuàng)建的cyce對于計時模擬，還將添加SDF文件，單擊“SDF”，瀏覽到SDO文件。添加SDO文件后，設置：以在“Apply to Region(應用到區(qū)域)”框中填充與逆表文件對應的模塊，如下所示：Count_tp是測試激勵程序，mycount是模擬模塊的激勵程序中的實例名稱。單擊“確定”添加SDF文件，然后單擊“加載”開始仿真。使用、35，36、方法2，然后通過模擬將altera的部件添加到