4.5 常用組合邏輯電路的設(shè)計及其應(yīng)用 .ppt

1、4.5 常用組合邏輯電路的設(shè)計及其應(yīng)用,（1）電路設(shè)計模型 （2）對應(yīng)的中規(guī)模（MSI）邏輯器件 （3）硬件描述語言Verilog HDL建模,4.5 譯碼器（Decoder）,譯碼器是應(yīng)用最廣泛的一種多輸入、多輸出的邏輯器件。,n個輸入端 (變量),m個輸出端 (函數(shù)),m2n,常見譯碼器種類： 二進(jìn)制譯碼器 BCD譯碼器 BCD七段顯示譯碼器,一. 二進(jìn)制譯碼器（n 2n 譯碼器）原理,n 個輸入，2n 個輸出，對應(yīng)2n 個最小項。完全譯碼。,其中，mi為輸入變量的最小項。, input 2:1 in ; input en; output 4:1 out ; reg 4:1 out ; /

2、 ? always (en or in) / ? if ( en ) / ? case ( in ) 2b00 : out=4b1110; 2b01 : out=4b1101; 2b10 : out=4b1011; 2b11 : out=4b0111; default : out=4b1111; / ? endcase else out=4b1111; / ? endmodule,思考： 若使能高有效、輸出高有效，如何描述？,仿真驗證,使能端的作用,3-8譯碼器74LS138,74LS138邏輯圖,mi 為輸入變量 C、B、A 的最小項,1.符號框內(nèi)的內(nèi)部邏輯狀態(tài)表達(dá)式,2.內(nèi)部信號與外部信號

3、的關(guān)系,3.外部邏輯狀態(tài)表達(dá)式,當(dāng)使能端均有效時，,1, input 3:1 in ; input 3:1 en; / ? output 8:1 out ; reg 8:1 out ; always (en or in) if ( en3 endmodule,可根據(jù)需要調(diào)整有效極性！,思考： 4 16譯碼器的描述,時序仿真驗證,使能端的作用（1）啟動/停止芯片工作,毛刺的產(chǎn)生？消除？,使能端的作用（2）消除毛刺,信號穩(wěn)定，再選通；選通撤消，再撤銷信號。,8421 BCD碼輸入的410線譯碼器 74LS42,將十進(jìn)制數(shù)字符號的二進(jìn)制編碼（BCD碼）翻譯成對應(yīng)的十個輸出信號的電路，稱為二-十進(jìn)制譯

4、碼器。4個輸入，10個輸出。,偽 碼,由74LS42的功能表可看出，當(dāng)輸入出現(xiàn)10101111六種偽碼時，輸出均為無效狀態(tài)“1”。即該譯碼器拒絕偽碼。,/ 8421碼4-10線譯碼器的Verilog HDL描述 module decoder3_8 (en, in, out) ; input 3:0 in ; input en; / ? output 9:0 out ; / ？ reg 9:0 out ; always (en or in) if ( en ) / ? case ( in ) 4b0000 : out=10b1111111110; 4b0001 : out=10b11111111

5、01; 4b1001 : out=10b0111111111; default : out=10b1111111111; endcase else out=10b1111111111; endmodule,余3碼4 10線譯碼器的描述？,BCD七段顯示譯碼器,七段LED顯示器，用七個發(fā)光二極管做成a、b、c、d、e、f、g 共七個筆劃段，并分為共陰極與共陽極兩種。,通過“點亮”某些筆劃段，可使其顯示出不同數(shù)字或字符。,/8421BCD碼七段顯示譯碼器的Verilog HDL描述 module decode4-7 ( decodeout , indec ) ; output 6:0 decode

6、out ; /輸出到共陰七段數(shù)碼管 input 3:0 indec ; /8421碼 reg 6:0 decodeout ; always ( indec ) begin case (indec) 4d0 : decodeout = 7b1111110 ; 4d1 : decodeout = 7b0110000 ; 4d2 : decodeout = 7b1101101 ; 4d3 : decodeout = 7b1111001 ; 4d4 : decodeout = 7b0110011 ; 4d5 : decodeout = 7b1011011 ; 4d6 : decodeout = 7b1

7、011111 ; 4d7 : decodeout = 7b1110000 ; 4d8 : decodeout = 7b1111111 ; 4d9 : decodeout = 7b1110011 ; default : decodeout = 7bx ; endcase end endmodule,共陽極？,三. 二進(jìn)制譯碼器的級聯(lián)（擴(kuò)展）,74LS139中的兩個 2 4 譯碼器級聯(lián)擴(kuò)展成 3 8 譯碼器。,例1：分析圖示電路,級聯(lián)擴(kuò)展原理： 低位變量共享，注意變量連接順序； 利用高位變量（A3）和譯碼器的使能端進(jìn)行擴(kuò)展； 標(biāo)定輸出順序。,例2：用兩片74LS138譯碼器構(gòu)成4-16譯碼器。,解

8、：設(shè)輸入變量為A3A2A1A0，A2A1A0共享，用高位變量 A3控制使能端，實現(xiàn)擴(kuò)展。注意連接時的變量順序。,例3：用四片74LS138譯碼器和最少的其它電路實現(xiàn)5-32譯碼。,解：設(shè)五個輸入變量是A4、 A3 、A2、 A1、 A0 ，利用A4、 A3的組合 及多個使能端的有效特性進(jìn)行擴(kuò)展。注意變量順序。,四. 二進(jìn)制譯碼器的應(yīng)用,譯碼器在數(shù)字系統(tǒng)中常用于地址譯碼，以選通（選中）設(shè)備，在控制信號的作用下，完成讀寫操作。,數(shù)字系統(tǒng)中的三總線：數(shù)據(jù)、地址、控 制,例1：在某數(shù)字（微機(jī)）系統(tǒng)中，有如下電路，請分析其功能。,當(dāng)/IORQ、/RD有效，且 A7A0=11110000時，讀狀態(tài)字； 當(dāng)

9、/IORQ、/WR有效，且A7A0=11110100時，寫控制字。,三態(tài),Verilog HDL建模,例2：寫出圖示電路（74LS138）中F3的邏輯表達(dá)式。,根據(jù)譯碼器,關(guān)于x、y、z,進(jìn)一步：最簡與或式、最簡與非式、 最簡或與式、最簡或非式、 最簡與或非式,結(jié)論：采用譯碼器、邏輯門可以實現(xiàn)邏輯函數(shù)（邏輯功能）。,采用二進(jìn)制譯碼器實現(xiàn)組合邏輯函數(shù),n2n譯碼器的輸出，對應(yīng)n個變量的全部最小項。所以，只要得到邏輯函數(shù)的最小項表達(dá)式，就可采用譯碼器和適當(dāng)邏輯門實現(xiàn)之。,當(dāng)使能端有效時：,例3： 用一片74LS138譯碼器再加最少的與非門實現(xiàn)：,解：由題可以寫出,解畢。,例3：用74LS139譯碼

10、器和適當(dāng)與非門實現(xiàn)全加器。,全加器真值表：,4.6 多路分配器,（1） 多路分配器 (Demultiplexer)工作原理,又稱數(shù)據(jù)分配器，常用DEMUX表示。單輸入，多輸出。,多路分配器的功能是根據(jù)地址譯碼的指向，將輸入數(shù)據(jù)D的邏輯值分配到相應(yīng)的輸出線上去。,使能端,數(shù)據(jù) 輸入,選擇控制輸入（地址）,輸出,14 多路分配器（DEMUX）,（2）14 數(shù)據(jù)分配器的Verilog HDL模型,module demux1_4 (n_en, D, X, Y); endmodule,input n_en, D;,else Y=4b0000;,input 1:0 X;,output 3:0 Y;,reg

11、 3:0 Y;,always ( ),n_en or D or X,if ( n_en ),case ( X ) 2b00 : Y0=D; 2b01 : Y1=D; 2b10 : Y2=D; 2b11 : Y3=D; endcase,14數(shù)據(jù)分配器的仿真驗證,4.4 編碼器（Encoder）,在數(shù)字系統(tǒng)中，采用機(jī)器狀態(tài)對文字、符號、運(yùn)算符、數(shù)字或 狀態(tài)信號進(jìn)行編碼，形成與其對應(yīng)的二進(jìn)制代碼。 編碼器就是完成編碼過程的邏輯電路。,m個需要進(jìn)行 編碼的信號。,n位二進(jìn)制代碼,m2n,設(shè) 計 模 型,一. 二進(jìn)制編碼器,用 n 位二進(jìn)制代碼對 m=2n 個信號進(jìn)行編碼的電路。,在任何時刻，編碼器只能

12、對一個輸入信號進(jìn)行編碼，即不允許 多個輸入信號同時出現(xiàn)（有效），所以I0I7是互相排斥的變量 ，可 列出簡化真值表。,二. 二-十進(jìn)制編碼器,將代表十進(jìn)制數(shù)的10個輸入信號09分別編成對應(yīng)的BCD碼。,與非電路 （輸入低有效）,或電路 （輸入高有效）,三. 83普通編碼器的Verilog HDL建模,8個待編碼信息輸入,3位編碼輸出,編碼有效標(biāo)志,無輸入信息,功能仿真,無輸入 編碼無效,有互斥輸入 編碼有效,同時輸入 編碼無效,四. 優(yōu)先權(quán)編碼器,允許多個輸入信號同時有效，但只對其中優(yōu)先級別最高的信號進(jìn)行編碼。,具有指定輸入端優(yōu)先權(quán)順序的編碼器，稱為優(yōu)先權(quán)編碼器。,以83優(yōu)先權(quán)編碼器為例進(jìn)行設(shè)計說明,Ii 均為高有效，Hi 和 Ii 的關(guān)系 是：當(dāng)Ii 具有較高優(yōu)先權(quán)且為1 時，Hi才為1。,優(yōu)先權(quán)編碼器功能表,輸入（低有效）,輸出（低有效）,采用Verilog HDL建 模,/EI /I7 /I6 /I5 /I4 /I3 /I2 /I1 /I0,/Y2 /Y1 /Y0 /CS /EO,優(yōu)先權(quán)編碼器 74LS148,使能輸入端，低有效。,低有效（反碼）編碼輸出。,低有效輸出 0：表示編