第4章 QuartuaII的HDL輸入設(shè)計(jì).ppt

1、EDA技術(shù)與VHDL,第4章 QiartuaII的HDL輸入設(shè)計(jì),KX康芯科技,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.1 建立工作庫文件夾和編輯設(shè)計(jì)文件,圖4-1 選擇編輯文件的語言類型,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.2 創(chuàng)建工程,圖4-2 利用“New Preject Wizard”創(chuàng)建工程cnt10,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.2 創(chuàng)建工程,圖4-3 將所有相關(guān)的文件都加入進(jìn)此工程,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.2 創(chuàng)建工程,圖4-4 選擇目標(biāo)器件EP1C3T144C8,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.

2、2 創(chuàng)建工程,圖4-5 將Max+plusII工程轉(zhuǎn)換為QuartusII工程,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.3 編譯前設(shè)置,圖4-6 選擇目標(biāo)器件EP1C3T144C8,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.3 編譯前設(shè)置,圖4-7選擇配置器件的工作方式,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.3 編譯前設(shè)置,圖4-8 選擇配置器件和編程方式,KONXIN,4.1.4 全程編譯,圖4-9 全程編譯后出現(xiàn)報(bào)錯信息,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-10 選擇編輯矢量波形文件,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器

3、實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-11 波形編輯器,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-12 設(shè)置仿真時(shí)間長度,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-13 vwf激勵波形文件存盤,4.1.5 時(shí)序仿真,圖4-14 向波形編輯器拖入信號節(jié)點(diǎn),4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-15 設(shè)置時(shí)鐘CLK的周期,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-16 選擇總線數(shù)據(jù)格式,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-17設(shè)置好的激勵波形圖,4.1.5 時(shí)序仿真,圖4-18 選擇仿真控制,K

4、ONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-19 仿真波形輸出,KONXIN,4.1 十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程,4.1.5 時(shí)序仿真,圖4-20 選擇全時(shí)域顯示,4.1.6 應(yīng)用RTL電路圖觀察器,圖4-21 cnt10工程的RTL電路圖,KONXIN,4.2 引腳設(shè)置和下載,4.2.1 引腳鎖定,圖4-22 GW48實(shí)驗(yàn)系統(tǒng)模式5實(shí)驗(yàn)電路圖,4.2 引腳設(shè)置和下載,4.2.1 引腳鎖定,圖4-23 Assignment Editor編輯器,KONXIN,4.2 引腳設(shè)置和下載,4.2.1 引腳鎖定,圖4-24 已將所有引腳鎖定完畢,4.2 引腳設(shè)置和下載,4.2.2 配

5、置文件下載,圖4-25 選擇編程下載文件,4.2 引腳設(shè)置和下載,4.2.2 配置文件下載,圖4-26加入編程下載方式,4.2 引腳設(shè)置和下載,4.2.2 配置文件下載,圖4-27 雙擊選中的編程方式名,4.2 引腳設(shè)置和下載,4.2.2 配置文件下載,圖4-28 ByteBlasterII編程下載窗,4.2 引腳設(shè)置和下載,4.2.3 編程配置器件,圖4-29 ByteBlasterII接口AS模式編程窗口,4.2 引腳設(shè)置和下載,4.2.3 編程配置器件,圖4-30 AS模式編程成功,4.3 SignalTapII實(shí)時(shí)測試,1打開SignalTapII編輯窗,圖4-31 SignalTap

6、II編輯窗,2調(diào)入待測信號,3SignalTap II參數(shù)設(shè)置,圖4-32 SignalTap II編輯窗,KONXIN,4.3 SignalTapII實(shí)時(shí)測試,4文件存盤,圖4-33 設(shè)定SignalTapII與工程一同綜合適配,KONXIN,4.3 SignalTapII實(shí)時(shí)測試,5編譯下載,圖4-34 下載cnt10.sof并準(zhǔn)備啟動SignalTapII,6啟動SignalTapII進(jìn)行采樣與分析,4.3 SignalTapII實(shí)時(shí)測試,圖4-35 SignalTapII采樣已被啟動,6啟動SignalTapII進(jìn)行采樣與分析,KONXIN,4.3 SignalTapII實(shí)時(shí)測試,圖4

7、-36 SignalTapII數(shù)據(jù)窗設(shè)置后的信號波形,6啟動SignalTapII進(jìn)行采樣與分析,7SignalTap II的其他設(shè)置和控制方法,KONXIN,習(xí) 題,4-1. 歸納利用QuartusII進(jìn)行VHDL文本輸入設(shè)計(jì)的流程：從文件輸入一直到SignalTap II測試。 4-2. 由圖4-35、4-36，詳細(xì)說明工程設(shè)計(jì)cnt10的硬件工作情況。 4-3. 如何為設(shè)計(jì)中的SignalTap II加入獨(dú)立采用時(shí)鐘？試給出完整的程序和對它的實(shí)測結(jié)果。 4-4. 參考QuartusII的Help，詳細(xì)說明Assignments菜單中Settings對話框的功能。 （1）說明其中的Timi

8、ng Requirements y : OUT STD_LOGIC); END COMPONENT ； . u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ; 按照本章給出的步驟對上例分別進(jìn)行編譯、綜合、仿真。并對其仿真波形作出分析說明。,實(shí) 驗(yàn) 與 設(shè) 計(jì),(4) 實(shí)驗(yàn)內(nèi)容3：引腳鎖定以及硬件下載測試。若選擇目標(biāo)器件是EP1C3，建議選實(shí)驗(yàn)電路模式5（附錄圖8），用鍵1(PIO0，引腳號為1)控制s0；用鍵2(PIO1，

9、引腳號為2)控制s1；a3、a2和a1分別接clock5(引腳號為128/92)、clock0(引腳號為123/93)和clock2(引腳號為124/17)；輸出信號outy仍接揚(yáng)聲器spker(引腳號為129)。通過短路帽選擇clock0接256Hz信號，clock5接1024Hz，clock2接8Hz信號。最后進(jìn)行編譯、下載和硬件測試實(shí)驗(yàn)（通過選擇鍵1、鍵2，控制s0、s1，可使揚(yáng)聲器輸出不同音調(diào)）。 (5) 實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試和詳細(xì)實(shí)驗(yàn)過程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。,實(shí) 驗(yàn) 與 設(shè) 計(jì),(6) 附加內(nèi)容：

10、根據(jù)本實(shí)驗(yàn)以上提出的各項(xiàng)實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)要求，設(shè)計(jì)1位全加器。 首先用Quartus完成3.3節(jié)給出的全加器的設(shè)計(jì)，包括仿真和硬件測試。實(shí)驗(yàn)要求分別仿真測試底層硬件或門和半加器，最后完成頂層文件全加器的設(shè)計(jì)和測試，給出設(shè)計(jì)原程序，程序分析報(bào)告、仿真波形圖及其分析報(bào)告。 (7) 實(shí)驗(yàn)習(xí)題：以1位二進(jìn)制全加器為基本元件，用例化語句寫出8位并行二進(jìn)制全加器的頂層文件，并討論此加法器的電路特性。,實(shí) 驗(yàn) 與 設(shè) 計(jì),4-2. 時(shí)序電路的設(shè)計(jì) (1) 實(shí)驗(yàn)?zāi)康模菏煜uartus的VHDL文本設(shè)計(jì)過程，學(xué)習(xí)簡單時(shí)序電路的設(shè)計(jì)、仿真和測試。 (2) 實(shí)驗(yàn)內(nèi)容1：根據(jù)實(shí)驗(yàn)4-1的步驟和要求，設(shè)計(jì)觸發(fā)器(使用例

11、3-6)，給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試及詳細(xì)實(shí)驗(yàn)過程。 (3) 實(shí)驗(yàn)內(nèi)容2：設(shè)計(jì)鎖存器(使用例3-14)，同樣給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試及詳細(xì)實(shí)驗(yàn)過程。 (4) 實(shí)驗(yàn)內(nèi)容3：只用一個(gè)1位二進(jìn)制全加器為基本元件和一些輔助的時(shí)序電路，設(shè)計(jì)一個(gè)8位串行二進(jìn)制全加器，要求：,實(shí) 驗(yàn) 與 設(shè) 計(jì),1、能在8-9個(gè)時(shí)鐘脈沖后完成8位二進(jìn)制數(shù)（加數(shù)被加數(shù)的輸入方式為并行）的加法運(yùn)算，電路須考慮進(jìn)位輸入Cin和進(jìn)位輸出Cout； 2、給出此電路的時(shí)序波形，討論其功能，并就工作速度與并行加法器進(jìn)行比較； 3、在FPGA中進(jìn)行實(shí)測。對于GW48 EDA實(shí)驗(yàn)系統(tǒng)，建議選擇電路模式1（附

12、錄圖3），鍵2，鍵1輸入8位加數(shù)；鍵4，鍵3輸入8位被加數(shù)；鍵8作為手動單步時(shí)鐘輸入；鍵7控制進(jìn)位輸入Cin；鍵9控制清0；數(shù)碼6和數(shù)碼5顯示相加和；發(fā)光管D1顯示溢出進(jìn)位Cout。 4、鍵8作為相加起始控制，同時(shí)兼任清0；工作時(shí)鐘由clock0自動給出，每當(dāng)鍵8發(fā)出一次開始相加命令，電路即自動相加，結(jié)束后停止工作，并顯示相加結(jié)果。就外部端口而言，與純組合電路8位并行加法器相比，此串行加法器僅多出一個(gè)加法起始/清0控制輸入和工作時(shí)鐘輸入端。 提示：此加法器有并/串和串/并移位寄存器各一。 (5) 實(shí)驗(yàn)報(bào)告：分析比較實(shí)驗(yàn)內(nèi)容1和2的仿真和實(shí)測結(jié)果，說明這兩種電路的異同點(diǎn)。詳述實(shí)驗(yàn)內(nèi)容3。,實(shí) 驗(yàn)

13、 與 設(shè) 計(jì),4-3. 設(shè)計(jì)含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器 (1) 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。 (2) 實(shí)驗(yàn)原理：實(shí)驗(yàn)程序?yàn)槔?-22，實(shí)驗(yàn)原理參考3.4節(jié)，設(shè)計(jì)流程參考本章。 (3) 實(shí)驗(yàn)內(nèi)容1：在Quartus上對例3-22進(jìn)行編輯、編譯、綜合、適配、仿真。說明例中各語句的作用，詳細(xì)描述示例的功能特點(diǎn)，給出其所有信號的時(shí)序仿真波形。 (4) 實(shí)驗(yàn)內(nèi)容2：引腳鎖定以及硬件下載測試（參考4.2節(jié)）。引腳鎖定后進(jìn)行編譯、下載和硬件測試實(shí)驗(yàn)。將實(shí)驗(yàn)過程和實(shí)驗(yàn)結(jié)果寫進(jìn)實(shí)驗(yàn)報(bào)告。 (5) 實(shí)驗(yàn)內(nèi)容3：使用SignalTap II對此計(jì)數(shù)器進(jìn)行實(shí)時(shí)測試，流程與要求參考4.3節(jié)。,實(shí) 驗(yàn) 與 設(shè) 計(jì),(6) 實(shí)驗(yàn)內(nèi)容4：從設(shè)計(jì)中去除SignalTap II，要求全程編譯后生成用于配置器件EPCS1編程的壓縮POF文件，并使用ByteBlasterII，通過AS模式對實(shí)驗(yàn)板上的EPCS1進(jìn)行編程，最后進(jìn)行驗(yàn)證。 (7) 實(shí)驗(yàn)內(nèi)容