數(shù)字電路-第八章PLD.ppt

1、第一節(jié) 可編程邏輯器件PLD概述,第二節(jié) 可編程邏輯陣列PLA,第三節(jié) 可編程陣列邏輯PAL,第四節(jié) 通用陣列邏輯GAL,第五節(jié) 高密度可編程邏輯器件HDPLD原理及應(yīng)用,簡 介,連接線與點增多 抗干擾下降,傳統(tǒng)的邏輯系統(tǒng):當(dāng)規(guī)模增大時,焊點多，可靠性下降；,系統(tǒng)規(guī)模增加，成本升高；,功耗增加；,占用空間擴大。,簡 介,系統(tǒng)放在一個芯片內(nèi),用戶定制 集成電路,簡 介,半定制,標(biāo)準(zhǔn)單元（Standard Cell Array 簡稱SCA）,門陣列（Gate Array簡稱GA ）,可編程邏輯器件（Programmable Logic Device）,近年來PLD從芯片密度、速度等方面發(fā)展迅速，已

2、成為一個重要分支。,MAX7128S,ASIC,全定制（Full Custom Design IC）,廠商直接做出。 如：表芯,廠商做出半成品,半定制（Semi-Custom Design IC）,第一節(jié) 可編程邏輯器件PLD概述,PLD,SPLD,HDPLD,CPLD,FPGA,任何組合函數(shù)都可表示為與或表達(dá)式：,用兩級與或電路實現(xiàn),PROM,PLA,PAL,GAL,由大量的二級與或單元電路組成,與固定，或編程,與或均可編程,與編程，或固定,PLD有多種品種：PROM、PLA、PAL、GAL、EPLD和FPGA等。但它們組成結(jié)構(gòu)基本相似,與門 陣列,或門 陣列,乘積項,和項,PLD主體,輸入

3、 電路,輸入信號,互補 輸入,輸出 電路,輸出函數(shù),可由或陣列直接輸出， 構(gòu)成組合； 通過寄存器輸出， 構(gòu)成時序方式輸出。,可直接 輸出,也可反饋到輸入,輸出既可以是低電平有 效，又可以是高電平有效。,一、 PLD的基本結(jié)構(gòu),第一節(jié) 可編程邏輯器件PLD概述,二、PLD的邏輯符號表示方法,1. 輸入緩沖器表示方法,2. 與門和或門的表示方法,第一節(jié) 可編程邏輯器件PLD概述,PLD具有較大的與或陣列，邏輯圖 的畫法與傳統(tǒng)的畫法有所不同。,固定連接,編程連接,F1=ABC,F2=B+C+D,二、PLD的邏輯符號表示方法,2. 與門和或門的表示方法,第一節(jié) 可編程邏輯器件PLD概述,3. 三種特殊

4、表示方法,1.輸入全編程，輸出為0。,2.也可簡單地對應(yīng)的與門中畫叉，因此E=D。,3.乘積項與任何輸入信號都沒有接通，相當(dāng)與門輸出為1。,第一節(jié) 可編程邏輯器件PLD概述,下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。,實現(xiàn)的函數(shù)為：,固定連接點 （與）,編程連接點 （或）,實現(xiàn)函數(shù)的表達(dá)式： 最小項表達(dá)式,（1）與固定、或編程：ROM和PROM,（2）與或全編程：PLA,（3）與編程、或固定：PAL、GAL和HDPLD,根據(jù)與或陣列是否可編程分為三類：,三、PLD的分類,第一節(jié) 可編程邏輯器件PLD概述,1. 與固定、或編程,0 0 0,0 0 1,0 1 0,1 1 1,連接點編

5、程時，需畫一個叉。,輸 出 全 部 最 小 項,全譯碼,A B C,三、PLD的分類,第一節(jié) 可編程邏輯器件PLD概述,與陣列全固定，ROM和PROM,2. 與、或全編程,代表器件是PLA（Programmable Logic Array），下圖給出了PLA的陣列結(jié)構(gòu)。,不象PROM那樣與陣列需要全譯碼。,由于與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，所需的是簡化后的乘積項之和，這樣陣列規(guī)模比PROM小得多。,可編程,可編程,三、PLD的分類,第一節(jié) 可編程邏輯器件PLD概述,3. 與編程、或固定,在這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出。,O1,代表器件PAL（Programmable Arra

6、y Logic） 和GAL（Generic Array Logic）。,三、PLD的分類,第一節(jié) 可編程邏輯器件PLD概述,每個交叉點都可編程。,O1為兩個乘積項之和。,3種基本的PLD結(jié)構(gòu),陣,列,類,型,與,或,輸出方式,PROM,PLA,PAL,GAL,固定,可編程,可編程,可編程,可編程,可編程,固定,固定,TS, OC,TS, OC, H, L,TS, I/O,寄存器,用戶定義,各種PLD的結(jié)構(gòu)特點,第一節(jié) 可編程邏輯器件PLD概述,采用PLD設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點： 1.系統(tǒng)體積減小：單片PLD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片； 2.邏輯設(shè)計的靈活

7、性增強：使用PLD器件設(shè)計的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制； 3.設(shè)計周期縮短：由于可編程特性，用PLD設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短；,四、 PLD的性能特點,第一節(jié) 可編程邏輯器件PLD概述,4.系統(tǒng)處理速度提高：實現(xiàn)任何邏輯功能比用中小規(guī)模器件所需的邏輯級數(shù)少。簡化了系統(tǒng)設(shè)計，減少了級間延遲，提高了系統(tǒng)的處理速度； 5.系統(tǒng)成本降低：由于PLD集成度高，測試與裝配的量大大減少，避免了改變邏輯帶來的重新設(shè)計和修改，有效地降低了成本； 6.系統(tǒng)的可靠性提高：減少了芯片數(shù)量和印制板面積，減少相互間的連線，增加了平均壽命, 提高抗干擾能力，從而增加了系統(tǒng)的可靠性； 7.系統(tǒng)

8、具有加密功能：某些PLD器件，如GAL或高密度可編程邏輯器件本身具有加密功能。,四、 PLD的性能特點,第一節(jié) 可編程邏輯器件PLD概述,用可編程邏輯器件設(shè)計電路需要相應(yīng)的開發(fā)軟件平臺和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種多樣。 特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案設(shè)計和輸入電路外，其它功能都可用編程軟件自動完成。 可編程邏輯器件設(shè)計電路過程如下圖所示：,器時 件序 功檢 能查,設(shè)計人員完成,四、用PLD實現(xiàn)邏輯電路的方法與過程,第一節(jié) 可編程邏輯器件PLD概述,一、可編程邏輯陣列PLA,可編程邏輯陣列PLA和PROM相比之下，有如下特點：,1. PROM是與陣列固定、或陣

9、列可編程，而PLA是與和或陣列全可編程；,2. PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產(chǎn)生乘積項，從而減小了陣列的規(guī)模；,3. PROM實現(xiàn)的邏輯函數(shù)采用最小項表達(dá)式來描述。而用PLA實現(xiàn)邏輯函數(shù)時，運用簡化后的最簡與或式.,4. 在PLA中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項，因而提高了陣列的利用率。,第二節(jié) 可編程邏輯陣列PLA,例: 試用PLA實現(xiàn)四位自然二進制碼轉(zhuǎn)換成四位格雷碼。,（1）設(shè)四位自然二進制碼為B3B2B1B0，四位格雷碼為G3G2G1G0，得其對應(yīng)的真值表如下。,（2） 根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達(dá)式,（3）轉(zhuǎn)換器有四個輸入信號，化簡后需用

10、到7個不同的乘積項，組成4 個輸出函數(shù)，故選用四輸入的74PLA實現(xiàn)，,用了七個乘積項，比PROM全譯碼少用9個，,PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。,PROM:164,PLA:7 4,例:四位自然二進制碼轉(zhuǎn)換成四位格雷碼,第三節(jié) 可編程陣列邏輯PAL,PAL采用雙極型熔絲工藝，工作速度較高。,（一）PAL的基本結(jié)構(gòu),1.專用輸出基本門陣列結(jié)構(gòu) 2.可編程I/O輸出結(jié)構(gòu) 3.寄存器型輸出結(jié)構(gòu) 4.帶異或門的寄存器型輸出結(jié)構(gòu),PAL的結(jié)構(gòu): 與陣列可編程、或陣列固定.,一、可編程陣列邏輯器件PAL,第三節(jié) 可編程陣列邏輯PAL,1

11、.專用輸出基本門陣列結(jié)構(gòu),一個輸入,輸入信號,四個乘積項,I,或非門低電平有效PAL器件（L型） 或門高電平有效PAL器件（H型） 互補器件互補輸出PAL器件（C型）,第三節(jié) 可編程陣列邏輯PAL,2. 可編程I/O輸出結(jié)構(gòu),第三節(jié) 可編程陣列邏輯PAL,3. 寄存器型輸出結(jié)構(gòu),或非門的輸出通過D觸發(fā)器， 在CP的上升沿時到達(dá)輸出。,觸發(fā)器的Q端可以 通過三態(tài)緩沖器 送到輸出引腳,觸發(fā)器的反相端反饋回與 陣列，作為輸入信號參與 更復(fù)雜的時序邏輯運算,第三節(jié) 可編程陣列邏輯PAL,4. 帶異或門的寄存器型輸出結(jié)構(gòu),增加了一個異或門,一、通用陣列邏輯GAL器件,第四節(jié) 通用邏輯陣列GAL,第四節(jié)

12、通用邏輯陣列GAL,16個輸入引腳：29固定做輸入引腳 1、11、12、13、14、17、18、19可設(shè)置成輸入引腳 輸出引腳： 12、13、14、15、16、17、18、19 陣列規(guī)模：64（與）32（輸入）,（一）GAL器件結(jié)構(gòu)和特點,1. GAL16V8的基本結(jié)構(gòu),一個共用時鐘CLK,輸入端數(shù)量,輸出端數(shù)量,2. GAL輸出邏輯宏單元OLMC的組成,或門：輸入端共八個乘積項，一個乘積項來自于選擇器PTMUX,第四節(jié) 通用邏輯陣列GAL,異或門：當(dāng)XOR(n)=1時，異或門起反相作用； 當(dāng)XOR(n)=0時，異或門起同相作用。,狀態(tài)存儲器，構(gòu)成時序電路,PTMUX選擇與陣列輸出的第一個乘積

13、項或低電平,四個數(shù)據(jù)選擇器：,TSMUX選擇三態(tài)緩沖器的控制信號,芯片統(tǒng)一OE信號,與陣列第一個乘積項,高電平,低電平,FMUX與陣列反饋信號的來源,本單元的輸出 相鄰單元的輸出 固定低電平,時鐘控制,使能控制,OMUX選擇輸出方式,編程元件：AC1(n)、 AC0編程實現(xiàn),3. 輸出邏輯宏單元OLMC輸出結(jié)構(gòu),專用輸入組態(tài) 專用輸出組態(tài) 組合輸入/輸出組態(tài) 寄存器組態(tài) 寄存器組合I/O組態(tài),五種基本組態(tài),第四節(jié) 通用邏輯陣列GAL,三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止，可作輸入端用。,I/O可以作為輸入端，提供給相鄰的邏輯宏單元。,本級輸入信號卻來自另一相鄰宏單元。,專用輸入

14、組態(tài),本單元的反饋信號和去相鄰單元的信號都被阻斷,三態(tài)緩沖器使能，異或門的輸出不經(jīng)過D觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出，屬于組合輸出,專用輸出組態(tài),組合輸入/輸出組態(tài),適合于三態(tài)I/O緩沖等雙向組合邏輯電路,寄存器組態(tài),輸出緩沖器的使能信號,時鐘，作為公共端,適合于實現(xiàn)計數(shù)器、移位寄存器等時序邏輯電路,寄存器組合I/O組態(tài),差別,使用場合不同，適合實現(xiàn)在一個帶寄存器器件作組合輸出； CLK和OE公用，不能做輸入。,4. GAL的特點,(1) 有較高的通用性和靈活性：既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。,(2) 100可編程：GAL采用浮柵編程技術(shù)，使與陣列以及邏輯宏單元可以反復(fù)編程，電編

15、程、電擦寫。,第四節(jié) 通用邏輯陣列GAL,（一）GAL器件結(jié)構(gòu)和特點,(3) 高性能的E2COMS工藝：使GAL的高速度、低功耗，編程數(shù)據(jù)可保存20年以上。,(4) 100%可測試：GAL的宏單元接成時序狀態(tài)，可以通過測試軟件對它門的狀態(tài)進行預(yù)置，從而可以隨意將電路置于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結(jié)果100可測。,4. GAL的特點,第四節(jié) 通用邏輯陣列GAL,（一）GAL器件結(jié)構(gòu)和特點,（二）GAL器件的編程方法和應(yīng)用, 編程對象：與陣列和輸出宏單元 編程手段：軟件開發(fā)平臺和硬件編程設(shè)備， 編程方法： 早期的GAL器件編程需要使用專門的編程器，將需要編程的GAL器件插

16、入編程器進行編程，然后將編程后的GAL器件連接在設(shè)計者的設(shè)計系統(tǒng)。 新一代的GAL器件，可以脫離開編程器，直接在設(shè)計者的電路系統(tǒng)上編程。,第四節(jié) 通用邏輯陣列GAL,二、通用陣列邏輯GAL器件, 匯編型軟件：如FM，這類軟件沒有簡化功能，要求輸入文件采用最簡與或式的邏輯描述方式； 編譯型軟件：如Synario軟件平臺，這類軟件的特點是待實現(xiàn)的邏輯電路是由設(shè)計者根據(jù)軟件平臺規(guī)定的圖形輸入文件或可編程邏輯設(shè)計語言編寫的語言輸入文件進行描述，然后軟件平臺對設(shè)計者的電路進行描述轉(zhuǎn)換，分析，簡化，模擬仿真、自動進行錯誤定位等。,GAL的開發(fā)軟件, 時鐘必須共用； 或的乘積項最多只有8個； GAL器件的規(guī)

17、模小，達(dá)不到在單片內(nèi)集成一個數(shù)字系統(tǒng)的要求； 盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。,GAL器件存在問題,第四節(jié) 通用邏輯陣列GAL,第五節(jié) 高密度可編程邏輯器件HDPLD, SPLD的陣列容量較小，不適合于實現(xiàn)規(guī)模較大的設(shè)計對象。 SPLD片內(nèi)觸發(fā)器資源不足。不能適用于規(guī)模較大的時序電路。 SPLD輸入、輸出控制不夠完善，限制了芯片硬件資源的利用率和它與外部電路連接的靈活性。 SPLD編程下載必須將芯片插入專用設(shè)備，使得編程不夠方便，設(shè)計人員 企盼提供一種更加直捷、不必拔插待編程芯片就可下載的編程技術(shù)。,SPLD存在問題,基本包含

18、三種結(jié)構(gòu)：,CPLD是陣列型高密度可編程控制器，其基本結(jié)構(gòu)形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。,邏輯陣列塊（LAB） 可編程I/O單元 可編程連線陣列（PIA）。,一、CPLD(復(fù)雜可編程邏輯器件), 邏輯陣列塊（LAB）,一個LAB由十多個宏單元的陣列組成。 每個宏單元由三個功能塊組成： 邏輯陣列 乘積項選擇矩陣 可編程寄存器,它們可以被單獨的配置為時序邏輯或組合邏輯工作方式。 如果每個宏單元中的乘積項不夠用時，還可以利用其結(jié)構(gòu)中的共享和并聯(lián)擴展乘積項。, 可編程I/O單元 I/O端常作為一個獨立單元處理。通過對I/

19、O端口編程，可以使每個引腳單獨的配置為輸入輸出和雙向工作、寄存器輸入等各種不同的工作方式。, 可編程連線陣列 在各LAB之間以及各LAB和I/O單元之間提供互連網(wǎng)絡(luò)。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計。,CPLD的結(jié)構(gòu),CPLD的 邏輯塊結(jié)構(gòu),MAX7000系列CPLD,復(fù)雜的可編程邏輯器件(CPLD),CPLD器件內(nèi)部含有多個邏輯單元塊，每個邏輯塊就相當(dāng)于一個GAL器件； 這些邏輯塊可以使用可編程內(nèi)部連線（可編程的開關(guān)矩陣）實現(xiàn)相互之間的連接； CPLD允許有更多的輸入信號、更多的乘積項和更多的宏單元定義；,Altera公司生產(chǎn)的高密度、高性能CMOS可

20、編程邏輯器件,（一）在系統(tǒng)編程芯片EPM7128S的基本結(jié)構(gòu),二、CPLD, 64個I/O引腳； 有4個直接輸入（INPUT）； TMS、TDI、TDO和TCK是在系統(tǒng)編程引腳。,Altera公司生產(chǎn)的高密度、高性能CMOS可編程邏輯器件之一,（一）在系統(tǒng)編程芯片EPM7128S的基本結(jié)構(gòu),第五節(jié) 高密度可編程邏輯器件HDPLD原理及應(yīng)用, 高集成密度; 速度高、低功耗、抗噪聲容限較大; 在系統(tǒng)編程能力; 可測試性能力; 線或功能; 異步時鐘、異步清除功能; 單片多系統(tǒng)能力； 很強的加密能力,（二）EPM7128S的特點,第五節(jié) 高密度可編程邏輯器件HDPLD原理及應(yīng)用,二、CPLD,三. 現(xiàn)

21、場可編程門陣列（FPGA）,是20世紀(jì)80年代中期出現(xiàn)的高密度PLD。 采用類似于掩模編程門陣列的通用結(jié)構(gòu)，其內(nèi)部由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。它具有密度高、編程速度快、設(shè)計靈活和可再配置等許多優(yōu)點，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍歡迎，并得到迅速發(fā)展。 FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲在片外的EPROM、E2PROM或計算機軟、硬盤中。人們可以控制加載過程，在現(xiàn)場修改器件

22、的邏輯功能，即所謂現(xiàn)場編程。,三、現(xiàn)場可編程門陣列(FPGA),PLD器件基于“與-或”陣列結(jié)構(gòu)； FPGA器件基于門陣列結(jié)構(gòu)； 特點： 不受“與-或”陣列結(jié)構(gòu)限制和宏單元中觸發(fā)器和I/O端數(shù)量限制； 依靠內(nèi)部的門陣列邏輯單元以及它們的連接構(gòu)成任何復(fù)雜的邏輯電路； 具有更高的密度和更大的靈活性；,FPGA的基本結(jié)構(gòu)： 可編程邏輯模塊CLB 輸入輸出模塊IOB 互連資源IR, 可編程邏輯模塊CLB 結(jié)構(gòu)形式： 查找表結(jié)構(gòu) 多路開關(guān)結(jié)構(gòu) 多級與非門結(jié)構(gòu)。,電路組成： 邏輯函數(shù)發(fā)生器 觸發(fā)器 數(shù)據(jù)選擇器 信號變換, 可編程輸入輸出模塊(IOB) IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排

23、列在芯片的四周；提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個IOB控制一個引腳(除電源線和地線引腳外)，將它們可定義為輸入、輸出或者雙向傳輸信號端。, 可編程互連資源(IR) 包括各種長度的連線線段和一些可編程連接開關(guān)。 連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān)，陣列規(guī)模越大，連線數(shù)量越多。 互連線按相對長度分為單線、雙線和長線三種。,FPGA的基本結(jié)構(gòu),FPGA 的結(jié)構(gòu)示意圖,簡化的CLB原理框圖,簡化的IOB原理框圖,8.5 現(xiàn)場可編程門陣列(FPGA),三、現(xiàn)場可編程門陣列FPGA基本結(jié)構(gòu),FPGA的編程單元是基于靜態(tài)存儲器（SRAM）結(jié)構(gòu)，從理論上講，具有無限次重復(fù)編程的能力,下面介紹XILINX公司的XC4000E系列芯片，了解FPGA內(nèi)部各個模塊的功能。,可配置邏輯 模塊CLB,輸入/輸出 模塊I/OB,可編程 連線PI,編程開關(guān) 矩陣PSM,第五節(jié) 高密度可編程邏輯器件HDPLD原理及應(yīng)用, SR