高速電路設(shè)計(jì)理論基礎(chǔ).ppt

1、6.1.高速電路設(shè)計(jì)理論基礎(chǔ),劉國(guó)滿 北京理工大學(xué)內(nèi)容提要,高速數(shù)字電路簡(jiǎn)介 信號(hào)完整性 概述 傳輸線理論 反射及端接技術(shù) 串?dāng)_及其改善 地彈及其改善,高速數(shù)字電路簡(jiǎn)介電路的發(fā)展,數(shù)字電路的發(fā)展科追溯到19世紀(jì)40年代，在電話中使用繼電器。 以后經(jīng)歷了電子管時(shí)代-晶體管時(shí)代-集成電路時(shí)代 發(fā)展的趨勢(shì)是速度越來(lái)越高，功耗越來(lái)越低，封裝越來(lái)越小，規(guī)模越來(lái)越大。（設(shè)計(jì)者需要折衷）,高速數(shù)字電路簡(jiǎn)介封裝的發(fā)展,高速數(shù)字電路簡(jiǎn)介電路板的發(fā)展,高速數(shù)字電路簡(jiǎn)介高速電路的特點(diǎn)(1),什么是高速電路？ 頻率 vs. 信號(hào)沿,高速數(shù)字電路簡(jiǎn)介高速電路的特點(diǎn)(2),假設(shè)一種脈沖信號(hào)的上

2、升沿大約是1.0ns，它在FR-4的印刷電路板中沿內(nèi)層走線傳輸有5.6in.長(zhǎng)，這由以下公式可算得：,上升 時(shí)間,單位時(shí)延,上升沿 長(zhǎng)度,信號(hào)完整性概述（1）,信號(hào)完整性（Signal Integrity,簡(jiǎn)稱SI）是指在信號(hào)線上的信號(hào)質(zhì)量。差的信號(hào)完整性不是由某一單一因素導(dǎo)致的，而是板級(jí)設(shè)計(jì)中多種因素共同引起的。當(dāng)電路中信號(hào)能以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)IC時(shí)，該電路就有很好的信號(hào)完整性。當(dāng)信號(hào)不能正常響應(yīng)時(shí)，就出現(xiàn)了信號(hào)完整性問(wèn)題。,信號(hào)完整性概述（2）,信號(hào)完整性問(wèn)題 誤觸發(fā) 阻尼振蕩 過(guò)沖 欠沖 原因 反射 串?dāng)_ 地彈,傳輸線理論四種常見(jiàn)傳輸線,傳輸線理論傳輸線模型（1）,傳輸

3、線理論傳輸線模型（2）,特性阻抗:,理想傳輸線:,實(shí)際傳輸線:,單位長(zhǎng)度時(shí)延:,在信號(hào)頻率很高時(shí)，若選取良導(dǎo)體制作傳輸線，并選取介質(zhì)損耗小和絕緣性能較好的材料作為填充介質(zhì)，則可以認(rèn)為 和,傳輸線理論P(yáng)CB板中的傳輸線分析（1）,傳輸線理論P(yáng)CB板中的傳輸線分析（2）,傳輸線理論P(yáng)CB板中的傳輸線分析（3）,傳輸線理論P(yáng)CB板中的傳輸線分析（4）,傳輸線理論P(yáng)CB板中的傳輸線分析（5）,傳輸線理論反射的概念,傳輸線上只要出現(xiàn)阻抗不連續(xù)點(diǎn)就會(huì)出現(xiàn)信號(hào)的反射現(xiàn)象，如：信號(hào)線的源端和負(fù)載端、過(guò)孔、走線分支點(diǎn)、走線的拐點(diǎn)等位置都存在阻抗變化，會(huì)發(fā)生信號(hào)的反射。通常所說(shuō)的反射包括負(fù)載端反射和源端反射。負(fù)載

4、端與傳輸線阻抗不匹配時(shí)會(huì)引起負(fù)載端反射，負(fù)載將一部分電壓反射回源端。源端與傳輸線阻抗不匹配時(shí)會(huì)引起源端反射，由負(fù)載端反射回來(lái)的信號(hào)傳到源端時(shí)，源端也將的部分電壓再反射回負(fù)載端。反射造成了信號(hào)振鈴現(xiàn)象，如果振鈴的幅度過(guò)大，一方面可能造成信號(hào)電平的誤判斷，另一方可能會(huì)對(duì)器件造成損壞。,傳輸線理論反射（1）,源端阻抗,傳輸線阻抗,負(fù)載阻抗,有正負(fù),傳輸線理論反射（2）,造成過(guò)沖、振鈴,傳輸線理論反射（3）,1消除一次反射:,消除二次反射:,改善方法：,短線:,傳輸線理論串行端接,串行端接匹配的信號(hào)源的阻抗，所插入的串行電阻阻值加上驅(qū)動(dòng)源的輸出阻抗應(yīng)該大于等于傳輸線阻抗（輕微過(guò)阻尼）， 即RS=Z0-

5、R0,傳輸線理論并行端接,簡(jiǎn)單，但要保證足夠大的高電平驅(qū)動(dòng)電流，所以電流消耗大,簡(jiǎn)單，但選擇VBIAS要保證驅(qū)動(dòng)源在輸出高低電平時(shí)的汲取能力,比較困難。,分壓器型端接，利用上下拉電阻構(gòu)成端接來(lái)吸收反射。雖然降低了對(duì)器件驅(qū)動(dòng)能力的要求，但R1和R2一致從系統(tǒng)電源中吸收電流，會(huì)增加系統(tǒng)的直流功耗。,傳輸線理論多負(fù)載端接,傳輸線理論造成反的其它原因,過(guò)孔 走線分支 走線拐角,傳輸線理論過(guò)孔,傳輸線理論減小過(guò)孔影響,從成本和信號(hào)質(zhì)量?jī)煞矫婵紤]，選擇合理尺寸的過(guò)孔大小。比如對(duì)6-10層的內(nèi)存模塊PCB設(shè)計(jì)來(lái)說(shuō)，選用10/20Mil（鉆孔/焊盤）的過(guò)孔較好，對(duì)于一些高密度的小尺寸的板子，也可以嘗試使用8/

6、18Mil的過(guò)孔。目前技術(shù)條件下，很難使用更小尺寸的過(guò)孔了。對(duì)于電源或地線的過(guò)孔則可以考慮使用較大尺寸，以減小阻抗。 上面討論的兩個(gè)公式可以得出，使用較薄的PCB板有利于減小過(guò)孔的兩種寄生參數(shù)。 PCB板上的信號(hào)走線盡量不換層，也就是說(shuō)盡量不要使用不必要的過(guò)孔。 電源和地的管腳要就近打過(guò)孔，過(guò)孔和管腳之間的引線越短越好，因?yàn)樗鼈儠?huì)導(dǎo)致電感的增加。同時(shí)電源和地的引線要盡可能粗，以減少阻抗。 在信號(hào)換層的過(guò)孔附近放置一些接地的過(guò)孔，以便為信號(hào)提供最近的回路。甚至可以在PCB板上大量放置一些多余的接地過(guò)孔。,傳輸線理論走線分支,分支造成反射現(xiàn)象,傳輸線理論走線拐角,傳輸線理論串?dāng)_的概念,串?dāng)_是指當(dāng)信

7、號(hào)在傳輸線上傳播時(shí)，因電磁耦合對(duì)相鄰的傳輸線產(chǎn)生的不期望的電壓噪聲干擾。過(guò)大的串?dāng)_可能引起電路的誤觸發(fā)，導(dǎo)致系統(tǒng)無(wú)法正常工作。串?dāng)_會(huì)隨著印刷電路板的走線密度增加而越顯嚴(yán)重。,傳輸線理論串?dāng)_耦合模型,傳輸線理論互感耦合,互感耦合動(dòng)作原理 ：,互感耦合的正向/反向串?dāng)_的波形：,傳輸線理論互容耦合,互容耦合動(dòng)作原理 ：,互容耦合的正向/反向串?dāng)_的波形：,傳輸線理論互感/互容耦合的總體效果,在一般的情況下，在有連續(xù)的地平面時(shí)，感性耦合串?dāng)_和容性耦合串?dāng)_大小很接近，那么正向串?dāng)_抵消掉了，而反向串?dāng)_加強(qiáng)了一倍。帶狀傳輸線電感耦合和電容耦合非常平衡，所以正向耦合系數(shù)很小。微帶傳輸線的容性耦合串?dāng)_要比感性的小

8、一些，導(dǎo)致了有小的負(fù)正向耦合系數(shù)。當(dāng)?shù)仄矫娌皇呛芾硐霑r(shí)，如地平面出現(xiàn)裂縫或地平面為柵格狀等，感性串?dāng)_要比容性串?dāng)_大得多，所以正向串?dāng)_電壓會(huì)大而且是負(fù)值，但正向串?dāng)_電壓一定不大于反向串?dāng)_電壓。,傳輸線理論感性耦合串?dāng)_的集總模型分析(1),信號(hào)回路耦合,傳輸線理論感性耦合串?dāng)_的集總模型分析(2),傳輸線理論感性耦合串?dāng)_的集總模型分析(3),傳輸線理論感性耦合串?dāng)_的集總模型分析(4),傳輸線理論感性耦合串?dāng)_的集總模型分析(5),傳輸線理論感性耦合串?dāng)_的集總模型分析(6),兩條相互耦合的走線,依賴于信號(hào)的上升沿和耦合長(zhǎng)度，上升延越小K越大，耦合長(zhǎng)度越長(zhǎng)K越大,傳輸線理論串?dāng)_的改善方法,地平面在串?dāng)_的問(wèn)

9、題上起著至關(guān)重要的作用。為了減小串?dāng)_，可以在成本允許的情況下盡可能多的增加地平面，如果實(shí)在沒(méi)法擁有地平面，那么要保證PCB中的高速走線的信號(hào)回路盡量小，串?dāng)_不至于造成錯(cuò)誤的后果。另外，要保證地平面連續(xù)、無(wú)裂縫。針對(duì)三種造成裂縫的原因有三種做法：1)除非萬(wàn)不得已，一般不要在地平面走線，哪怕只是一根線，它都會(huì)對(duì)信號(hào)回路造成很大的影響。2)不要選用管腳間距過(guò)于密集的穿孔器件或接插件，除非該接插件對(duì)信號(hào)回路沒(méi)有影響。3）在PCB上打過(guò)孔時(shí)，盡量拉大過(guò)孔之間的距離，讓每?jī)蓚€(gè)過(guò)孔之間都能鋪進(jìn)去銅。注意在PCB鋪銅時(shí)，一定要理解鋪銅的各種規(guī)則設(shè)置，不要因?yàn)橐?guī)則沒(méi)有設(shè)置好而致使兩個(gè)孔之間沒(méi)有鋪進(jìn)銅。 拉大兩條

10、信號(hào)線之間的距離，減小耦合程度。 相鄰信號(hào)層信號(hào)盡量相互垂直或成一定的角度。 高速信號(hào)線盡量走在貼近地平面的信號(hào)層里，以減小走線與地平面之間的距離。 減小高速信號(hào)走線的長(zhǎng)度，否則高速信號(hào)附近的會(huì)有更多的信號(hào)受其影響。一根信號(hào)線如果貫穿整個(gè)PCB，將會(huì)造成很大危害 在速度滿足要求的前提下，使用上升沿較緩的驅(qū)動(dòng)器。,傳輸線理論地彈的概念,輸出信號(hào)的翻轉(zhuǎn)導(dǎo)致芯片內(nèi)部參考地電壓的飄移叫做地彈。接地反彈的噪聲常見(jiàn)的現(xiàn)象是會(huì)造成系統(tǒng)的邏輯運(yùn)作產(chǎn)生誤動(dòng)作，它主要是源自于電源路徑以及IC封裝所造成的分布電感。當(dāng)器件輸出信號(hào)有翻轉(zhuǎn)時(shí)，就會(huì)產(chǎn)生噪聲短脈沖。當(dāng)系統(tǒng)的速度越快或同時(shí)轉(zhuǎn)換邏輯狀態(tài)的I/O管腳個(gè)數(shù)越多時(shí)就越容易造成接地反彈。,傳輸線理論地彈（1）,邏輯器件封裝的引線電感,傳輸線理論地彈（2）,地彈分析,傳輸線理論地彈的改善方法,接地反彈與引線電感成正比，所以應(yīng)盡量減少分布電感量。方法有兩個(gè)，首先是減少IC封裝的引線電感，做法一是在考慮IC引腳的配置圖時(shí)，就應(yīng)該將時(shí)鐘信號(hào)或數(shù)據(jù)/地址總線的最低位（LSB）引腳擺放在靠近芯片的地方；其次是采用引線電感較小的IC封裝技術(shù)。幾種常見(jiàn)的IC封裝中，DIP的引線電感最大，而表貼技術(shù)的分布電感很小，采用PLCC封裝技術(shù)通常會(huì)比DIP封裝技術(shù)少30%的地彈；然后是降低印刷電路板的分布電感量，由于電感和導(dǎo)體的長(zhǎng)度成正比，與寬成反比，所以在印刷電路板上地引線盡