數(shù)字電路課件：第7章算術(shù)運(yùn)算電路

1、第七章 算術(shù)運(yùn)算電路,杭州電子科技大學(xué)電子信息學(xué)院,教材原著：數(shù)字電路 龔之春 編著,1、一位二進(jìn)制數(shù)值比較器：,72、數(shù)值比較器（COMP:Comparator）,一位數(shù)值比較器,兩個(gè)多位數(shù)的比較,串行比較方法,并行比較方法,慢,快,2、四位二進(jìn)制數(shù)值比較器（74LS85）,常用的4位并行比較器,TTL：74LS85,CMOS：74HCT85,比較器的邏輯符號(hào),在決定兩數(shù)之間的大小時(shí)，總是高位優(yōu)先的,在決定相等關(guān)系時(shí)，應(yīng)看兩數(shù)對(duì)應(yīng)位是否相等,(AB)、(AB)、(A=B):三個(gè)控制輸入端，來(lái)自低位片的三個(gè)輸出,位比較器的符號(hào)及擴(kuò)展方法：,最低位片的控制輸入端（）接，,其余(B)及(AB)兩端

2、都接,最高位片輸出比較后的結(jié)果,3、其他數(shù)值比較器,（1）并行16位數(shù)值比較器：,多用了一片比較器， 但比較輸出的速度 快得多,（2）恒等比較器（74LS688）,只比較兩數(shù)是否相等,1.串行進(jìn)位加法器 多位數(shù)相加可以采用并行相加串行進(jìn)位的方式完成。,特點(diǎn)：,電路簡(jiǎn)單，連接方便,速度低 = 4 tpd,tpd 1位全加器的平均 傳輸延遲時(shí)間,73 加法電路,稱為行波加法器。,超前進(jìn)位加法器,2.超前進(jìn)位加法器 超前進(jìn)位加法器每一位的進(jìn)位只由兩個(gè)加數(shù)決定,而與低位的進(jìn)位無(wú)關(guān)。各位的進(jìn)位可以并行產(chǎn)生,大大地提高了運(yùn)算速度。,定義Gi為生成變量，Pi為傳輸變量。,超前進(jìn)位加法器74LS283,74L

3、S283:,邏輯符號(hào),全加器的串-并行擴(kuò)展,、BCD數(shù)的加法電路,位BCD數(shù)相加，和數(shù)為或以下，不必校正；,和數(shù)大于9或出現(xiàn)進(jìn)位時(shí)，需在本位執(zhí)行加6校正,（1）用二進(jìn)制全加器實(shí)現(xiàn)BCD數(shù)的加法,加數(shù),加數(shù),和,結(jié)果,1,1 有進(jìn)位,大于9的值： 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1,6,4、全加器的應(yīng)用,例：試用全加器實(shí)現(xiàn)8421BCD碼至余3碼的變換。,解：余3碼就是由8421碼加3而得，故可用4位全加器完成變換 任務(wù),1、全減器,（1） 1位全減器,真值表,D的表達(dá)式：,BO的表達(dá)式：,74 減法電路,邏輯符號(hào)：,全減器沒(méi)有商品電路，可用全加器充任,將上述邏輯函數(shù)改寫(xiě)為：,邏輯函數(shù)為：,與全加器的表達(dá)式,比較，可以看出：,若將減數(shù)B、減位輸入BI及 輸出BO，都以低電平有效， 便可用全加器充作全減器用,（2） 多位減法器,借位取非,減數(shù)取非,兩個(gè)非就取消了,例： 試用4位加法器74LS283及適當(dāng)門(mén)電路完成兩個(gè)4位無(wú)符號(hào)數(shù)的減法。 解 利用“加補(bǔ)”的概念，ABA（B）補(bǔ)即可將減法用加法來(lái)實(shí)現(xiàn)， 分成兩種