Planahead入門指導(dǎo)

1、Planahead14.1入門指南一PlanAhead軟件簡介PlanAhead擁有強大的設(shè)計環(huán)境和分析工具，提供了一個按鈕式的RTL到比特流(RTL-to- bitstream)的設(shè)計流程，該流程擁有全新的、增強的用戶界面和項目管理功能。此外，通過布局規(guī)劃、運行多種不同實現(xiàn)策略，圖形化瀏覽層層次結(jié)構(gòu)，快速時序分析，以及基于模塊的實現(xiàn)方式，讓客戶最大限度地利用有限的時間和設(shè)計資源實現(xiàn)最大的生產(chǎn)。用Planahead替代ISE軟件來做FPGA設(shè)計是個大體的趨勢，先來個Planahead和ISE總體預(yù)覽對比。圖1.1 ISE軟件界面圖1.2PlanAhead軟件界面二PlanAhead軟件GUI設(shè)

2、計指導(dǎo)2.1 軟件界面圖2.1PlanAhead左邊工具欄上面的Project Manager用于綜合管理工程文檔。Add Sources創(chuàng)建、管理源文件；IP Catalog創(chuàng)建、管理IPcore的工程設(shè)定。Elaborate顯示RTL圖，并可以實現(xiàn)資源和功率的估計等等（在Synthesize之前，提高速度）。（1） RTL Design與上面的Elaborate相同，都是打開RTL Design的功能。（2） Synthesize是運行Xilinx 的 XST Synthesis，綜合工程。（3） Netlist Design用來配置已經(jīng)綜合過的工程，包括顯示綜合過的RTL圖，估計資源占用

3、，配置約束，時序仿真等等。（4） Implement執(zhí)行ISE Implementation。（5） Implemented Design觀察時序和布局結(jié)果，并可以優(yōu)化約束。（6） Program and Debug按鈕，用來生成燒寫文件，啟動ChipScope，iMPACT。圖2.2Synthesize 的下拉菜單進入到Synthesis Setting，得到圖2.3。圖 2.3 Synthesis Setting 界面這里面可以選擇使用的約束集合（在add sources里添加約束集合）；在options里應(yīng)用不同的綜合選項綜合。進入到Create Multiple Runs里，如圖2.4

4、。圖 2.4 Create Multiple Runs界面這里面建立的多個synthesis可以同步運行，充分利用多核cpu的優(yōu)勢。而這些多個synthesis，可以是有不同的device，或者不同的Constraint sets。2.2 PlanAhead設(shè)計流程下面通過一個例子說明PlanAhead如何創(chuàng)建工程。圖2.5 所示是PlanAhead的啟動界面。圖 2.5 PlanAhead界面（1）選擇Create New Project，進入新建工程界面，如圖2.6所示。圖 2.6 New Project下面是選擇工程名和位置，如圖2.7。圖 2.7 New Project（2）選擇Des

5、ign Source，如圖2.8。圖2.9 Design Source5個選項對應(yīng)著不同的設(shè)計層次。（1）Specify RTL Sources，是導(dǎo)入RTL級的設(shè)計源文件，包括Verilog、VHDL代碼、庫，還有Xilinx IPCORE等等。是最開始的設(shè)計文件。（2）Specify Synthesized（Edif or NGC）netlist，是導(dǎo)入已經(jīng)綜合過的網(wǎng)表文件，做分析、約束和布局布線。（3）Create an IO Planning Project，這個選項就是產(chǎn)生一個管腳約束文件，不做其他的事情。即是老版本的PA做的事情。（4）Import ISE Place& Route

6、 Results，導(dǎo)入已經(jīng)布局布線后的工程，作分析和優(yōu)化布局。（5）Import ISE Project，直接導(dǎo)入ISE的工程。我們現(xiàn)在選擇第一個，直接設(shè)計RTL文件。圖2.10所示的是導(dǎo)入源文件的界面。圖2.10 Add Sources直接導(dǎo)入PlanAhead的一個示例工程的源代碼，位置是ISE_DSPlanAheadtestcasesPlanAhead_TutorialProjectsproject_bft_core_hdlproject_bft_core_hdl.srcssources_1imports，里面hdl下面的文件作為文件導(dǎo)入進work lib，bftLib直接作為目錄導(dǎo)入，

7、修改library為bftLib。結(jié)果如圖2.11所示。圖2.11 Added Sources后面的添加IPcore直接略過，下面是添加約束文件。約束文件的位置是ISE_DSPlanAheadtestcasesPlanAhead_TutorialProjectsproject_bft_core_hdlproject_bft_core_hdl.srcsconstrs_1importsSourcesbft.ucf。如圖12所示。圖2.12 Add Constraints（3）然后是選擇器件，我們選擇Vertix-6 xc6vcx75tff784-1器件，如圖2.13。圖2.13 Device至此，

8、工程建立完畢，顯示Project Summary，如圖2.14。圖2.14 Project SummaryPlanAhead的界面如圖2.15。圖2.15 PlanAhead（4）下面開始綜合工程，在Synthesize右邊的下拉菜單中，選擇Synthesize setting，圖16。選擇options右邊的按鈕，進入Design Run Setting，圖2.17。圖2.16 Synthesize setting圖2.17 Design Run Settings這里面可以配置修改XST的綜合選項，還可以使用不同的綜合策略來進行綜合，我們這里面就不更改設(shè)置了，用它默認的配置就可以。之后在Sy

9、nthesize setting中點擊RUN，執(zhí)行綜合。綜合完成之后，在Synthesize Completed對話框中選擇Open Netlist Design，打開Netlist Design界面。（5）菜單中選擇I/O Planning，打開I/O配置頁面，在下面的I/O Ports中，分配管腳。如圖2.18所示。圖2.18 I/O Planning打開菜單欄Windows -Report，選擇 XST Report，可以查看綜合報告，如圖19。圖2.19 XST Report（6）點擊左側(cè)的Implement，執(zhí)行布局布線操作。完成之后打開Implemented Design，查看結(jié)果

10、。在下面選擇Timing Results，可以看到時序分析的結(jié)果。如圖2.20。圖2.20 Timing Results點擊Windows - Device，在Device View的窗口下點擊Show/Hide I/O Nets按鈕?？梢圆榭雌骷g的邏輯連接情況。如圖2.21所示。圖2.21 I/O Nets在下面的Timing Results中點擊一條路徑，可以在Device框中查看到對應(yīng)的路徑，圖2.22。右擊path，選擇Path Properties，可以查看這條路徑經(jīng)過的元件，圖2.23圖2.22 Timing Results圖2.23 Path Properties在Timing

11、 Result對話框下，點擊原理圖按鈕，可以看到這條路徑的原理圖，圖2.24。圖2.242.3 PlanAhead在iMPACT下載程序在ISE或EDK下生成.BIT文件，可通過IMPACT對FPGA進行配制，bit文件是配制到FPGA內(nèi)部RAM的，掉電就沒有了，如果需要固化到片外FLASH里面（下載到FLash或EEPROM），則需要將BIT文件轉(zhuǎn)化為mcs文件，通過IMPACT固化到指定的ROM中。假設(shè)已經(jīng)生成了BIT文件，下面我們來介紹如何進行配制和固化，軟件使用的是IMPACT12.2。（1）BIT文件下載連接好下載器與FPGA開發(fā)板JTAG接口，給開發(fā)板上電，打開IMPACT軟件，雙

12、點擊 Boundary Scan，右鍵選擇Initialize Chain，看能否檢測到開發(fā)板的器件。JTAG鏈路中的器件會全部顯示出來，雙擊FPGA器件，添加BIT文件然后點擊program就可以了如果需要固化，則需要將bit文件轉(zhuǎn)換為mcs文件，下面以固化到spi flash為例，xcf rom固化類同。（2）轉(zhuǎn)換BIT文件為MCS文件點擊Create PROM File彈出下框，按下圖流程操作最后點OK，彈出如下框，點擊OK，選擇要轉(zhuǎn)換的BIT文件選中文件后，點擊打開點擊generate file，即生成了mcs文件。三，下載MCS文件切換到boundary scan，點擊add SPI/BPI Flash將生成的MCS文件添加并下載即可，這樣就固化到SPI FLASH里去了。三PlanAheadTCL設(shè)計指導(dǎo)3.1 創(chuàng)建TCL腳本文件 創(chuàng)建如下圖所示的文件目錄，在prj目錄下創(chuàng)建create_prj_with_dsp.tcl腳本文件。腳本文件的內(nèi)容如下：創(chuàng)建工程命令：create_project -force 頂層文件 ftbv2_spartan6_mux_dsp -partFPGA 具體型號添