第八章 可編程邏輯器件

1、第八章 可編程邏輯器件共 需 4 學(xué)時授課課題8.1概述8.2 現(xiàn)場可編程邏輯陣列(FPAL)8.3 可編程邏輯陣列邏輯(PAL)8.4 通用陣列邏輯(GAL)學(xué)時2授課時間2007年 6 月 5 日 星期 二 第 1、2 節(jié)（第十三周）教學(xué)目的與要求1. 掌握FPLA的電路結(jié)構(gòu)2. 掌握PAL的電路結(jié)構(gòu)及應(yīng)用3. 了解GAL的電路結(jié)構(gòu)及輸入、輸出特性教學(xué)重點1、 現(xiàn)場可編程邏輯陣列（FPLA）、可編程陣列邏輯（PAL）、通用陣列邏輯（GAL）的電路結(jié)構(gòu)2、 FPLA、PAL的應(yīng)用教學(xué)難點FPLA、PAL、GAL的電路結(jié)構(gòu)授課方法講授法教具儀器教案教學(xué)過程、內(nèi)容分析、授課提綱組織教學(xué)考勤講授新

2、課第八章 可編程邏輯器件（PLD, Programmable Logic Device）8.1 概述一、PLD的基本特點：1. 數(shù)字集成電路從功能上有分為 通用型、專用型兩大類2. PLD的特點：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對器件編程來設(shè)定的二、PLD的發(fā)展和分類PROM是最早的PLD1.PAL 可編程邏輯陣列2.FPLA 現(xiàn)場可編程陣列邏輯3.GAL 通用陣列邏輯4.EPLD 可擦除的可編程邏輯器件5.FPGA 現(xiàn)場可編程門陣列6.ISP-PLD 在系統(tǒng)可編程的PLD三、LSI中用的邏輯圖符號8.2 FPLA組合電路和時序電路結(jié)構(gòu)的通用形式8.2 FPLA組合電路和時序電路

3、結(jié)構(gòu)的通用形式8.3 PAL（Programmable Array Logic）一、基本結(jié)構(gòu)形式可編程“與”陣列+固定“或”陣列+輸出電路最簡單的形式為：二、編程單元出廠時，所有的交叉點均有熔絲三、PAL的輸出電路結(jié)構(gòu)和反饋形式1、專用輸出結(jié)構(gòu)用途：產(chǎn)生組合邏輯電路2. 可編程輸入/出結(jié)構(gòu)用途：組合邏輯電路，有三態(tài)控制可實現(xiàn)總線連接可將輸出作輸入用3. 寄存器輸出結(jié)構(gòu)用途：產(chǎn)生時序邏輯電路4. 異或輸出結(jié)構(gòu)時序邏輯電路還可便于對“與-或”輸出求反5. 運算反饋結(jié)構(gòu)時序邏輯電路可產(chǎn)生A、B的十六種算術(shù)、邏輯運算8.4 GAL（Generic Array Logic）一、電路結(jié)構(gòu)形式可編程“與”陣

4、列 + 固定“或”陣列 + 可編程輸出電路OLMC二、編程單元采用E2CMOS 可改寫G三、OLMC數(shù)據(jù)選擇器作業(yè)：檢測題（一、二、三） 8.1 8.2 第八章 可編程邏輯器件共 需 4 學(xué)時授課課題8.5 可擦除的可編程邏輯器件（EPLD）8.6 現(xiàn)場可編程門陣列(FPGA)8.7 PLD的編程8.8 在系統(tǒng)可編程邏輯器件(ISP-PLD)學(xué)時2授課時間2007年 6 月 7 日 星期 四 第 1、2 節(jié)（第十三周）教學(xué)目的與要求1. 了解EPLD的基本結(jié)構(gòu)和特點,了解EPLD的與-或邏輯陣列2. 理解FPGA的基本結(jié)構(gòu),IOB,LIB以及FPGA的互連資源,編程數(shù)據(jù)的裝載.3. 一般了解P

5、LD及ISP-PLD教學(xué)重點了解EPLD的基本結(jié)構(gòu)和特點,EPLD的與-或邏輯陣列教學(xué)難點了解EPLD的基本結(jié)構(gòu)和特點,EPLD的與-或邏輯陣列授課方法講授法教具儀器教案教學(xué)過程、內(nèi)容分析、授課提綱組織教學(xué)考勤講授新課8.5 EPLD一、結(jié)構(gòu)特點相當(dāng)于“與-或”陣列（PAL） + OLMC二、采用EPROM工藝 集成度提高 8.6 FPGA（Field Programmable Gate Array）一、基本結(jié)構(gòu)1. IOB2. CLB3. 互連資源4. SRAM1. IOB可以設(shè)置為輸入/出；輸入時可設(shè)置為：同步（經(jīng)觸發(fā)器）異步（不經(jīng)觸發(fā)器）2. CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的

6、時序電路將許多CLB組合起來，可形成大系統(tǒng)3. 互連資源4. SRAM分布式每一位觸發(fā)器控制一個編程點二、編程數(shù)據(jù)的裝載1.數(shù)據(jù)可先放在EPROM或PC機(jī)中2.通電后，自行啟動FPGA內(nèi)部的一個時序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中3.“裝載”結(jié)束后，進(jìn)入編程設(shè)定的工作狀態(tài)！每次停電后，SRAM中數(shù)據(jù)消失下次工作仍需重新裝載8.7 PLD的編程以上各種PLD均需離線進(jìn)行編程操作，使用開發(fā)系統(tǒng)一、開發(fā)系統(tǒng)1.硬件：計算機(jī)+編程器2.軟件：開發(fā)環(huán)境（軟件平臺） VHDL, Verilog真值表，方程式，電路邏輯圖（Schematic）,狀態(tài)轉(zhuǎn)換圖（ FSM）以上各種PLD均需離線進(jìn)行編程操作，使用開發(fā)系統(tǒng)二、步驟抽象（系統(tǒng)設(shè)計采用Top-Down的設(shè)計方法）選定PLD選定開發(fā)系統(tǒng)編寫源程序（或輸入文件）調(diào)試，運行仿真，產(chǎn)生下載文件下載測試8.8 在系統(tǒng)可編程邏輯器件（In-System PLD）一、主要特點*采用E2CMOS工藝*將寫入/擦除控制電路及讀/寫脈沖發(fā)生電路集成于PLD內(nèi)*擦、寫也只需外加正常工作電壓（內(nèi)有升壓電路）*可以不從系統(tǒng)板上拔下，“在系統(tǒng)”進(jìn)行編程二、低密度 ISP-PLD在GAL16V8基礎(chǔ)上，加入擦/寫控制電路形成的ispGAL16z8*功能相同三、高密度ISPLD結(jié)構(gòu)：多采取CPLD結(jié)構(gòu)ispLSI1032的邏輯功能劃分框