《軟件開發(fā)設(shè)計(jì)流程》教學(xué)課件

1、第四講軟件開發(fā)設(shè)計(jì)流程信息與通信學(xué)院：謝躍雷第1頁，共48頁。8/3/20221 一、EDA工具軟件1、ALTERA： MAX+PLUS II、QUARTUS II2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER3、XILINX： FOUNDATION、ISE4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Spectrum . EDA公司 ： CADENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD

2、、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.第2頁，共48頁。8/3/20222自然語言描述或者相互通信的進(jìn)程進(jìn)程及通信數(shù)據(jù)處理系統(tǒng)級(jí)電路的功能描述基本單元時(shí)序單位抽象層次二、數(shù)字系統(tǒng)設(shè)計(jì)層次及HDL描述 系統(tǒng)設(shè)計(jì)是數(shù)字系統(tǒng)設(shè)計(jì)的最高層次。一個(gè)系統(tǒng)可以包括若干芯片。如果是“System on Chip”設(shè)計(jì)，則在一個(gè)系統(tǒng)芯片上，也會(huì)有若干類似于處理器、存儲(chǔ)器等這樣的部件。 系統(tǒng)設(shè)計(jì)主要任務(wù)是將設(shè)計(jì)要求轉(zhuǎn)換為明確的、可實(shí)現(xiàn)的功能和技術(shù)指標(biāo)，確定可行的技術(shù)方案，且在系統(tǒng)一級(jí)（頂層）進(jìn)行功能和技術(shù)指標(biāo)的描述。這類描述一般通過文字來表示就可以，不會(huì)用HDL來描述。1. 數(shù)字系統(tǒng)設(shè)計(jì)

3、層次第3頁，共48頁。8/3/20223設(shè)計(jì)層次(1)系統(tǒng)級(jí)數(shù)據(jù)采集信號(hào)轉(zhuǎn)換預(yù)處理火候控制意外處理LCD顯示控制調(diào)料控制機(jī)械控制中心主控?cái)?shù)據(jù)存儲(chǔ)鍵盤控制實(shí)例：智能電烤箱機(jī)第4頁，共48頁。8/3/20224行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖運(yùn)算的控制運(yùn)算步算法級(jí)自然語言描述或者相互通信的進(jìn)程進(jìn)程及通信數(shù)據(jù)處理系統(tǒng)級(jí)電路的功能描述基本單元時(shí)序單位抽象層次 算法級(jí)是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型進(jìn)行建模，一般通過對(duì)輸入/輸出之間的關(guān)系描述，來模擬器件的行為，檢驗(yàn)其功能是否正確，而不考慮具體實(shí)現(xiàn)。數(shù)字系統(tǒng)設(shè)計(jì)層次第5頁，共48頁。8/3/20225設(shè)計(jì)層次(2)算法級(jí)（溫度控制）熄火升溫等待降溫錯(cuò)誤處理溫度到

4、達(dá)門限溫度到達(dá)門限階段切換熟了焦了新任務(wù)第6頁，共48頁。8/3/20226抽象層次時(shí)序單位基本單元電路的功能描述系統(tǒng)級(jí)數(shù)據(jù)處理進(jìn)程及通信自然語言描述或者相互通信的進(jìn)程算法級(jí)運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器變換級(jí)時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)數(shù)字系統(tǒng)設(shè)計(jì)層次RTL: Register Transfer level第7頁，共48頁。8/3/20227設(shè)計(jì)層次(3)寄存器級(jí)(數(shù)字信號(hào)處理)寄存器MUX選擇時(shí)鐘時(shí)鐘alu寄存器寄存器時(shí)鐘第8頁，共48頁。8/3/20228抽象層次時(shí)序單位基本單元電路的功能描述系統(tǒng)級(jí)數(shù)據(jù)處理進(jìn)程及通信自然語言描述或者

5、相互通信的進(jìn)程算法級(jí)運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器變換級(jí)時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)邏輯門級(jí)延時(shí)邏輯門、器件（晶體管）原理圖數(shù)字系統(tǒng)設(shè)計(jì)層次第9頁，共48頁。8/3/20229設(shè)計(jì)層次(4)邏輯門級(jí)(RS觸發(fā)器)SRQQ第10頁，共48頁。8/3/202210抽象層次時(shí)序單位基本單元電路的功能描述系統(tǒng)級(jí)數(shù)據(jù)處理進(jìn)程及通信自然語言描述或者相互通信的進(jìn)程算法級(jí)運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器變換級(jí)時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)邏輯門級(jí)延時(shí)邏輯門、器件（晶體管）原理圖電路級(jí)物理時(shí)間晶體管、R,

6、L,C等電壓、電流的微分方程數(shù)字系統(tǒng)設(shè)計(jì)層次第11頁，共48頁。8/3/202211設(shè)計(jì)層次(5)電路級(jí)(CMOS反向器)第12頁，共48頁。8/3/202212抽象層次時(shí)序單位基本單元電路的功能描述系統(tǒng)級(jí)數(shù)據(jù)處理進(jìn)程及通信自然語言描述或者相互通信的進(jìn)程算法級(jí)運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器變換級(jí)時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)邏輯門級(jí)延時(shí)邏輯門、器件（晶體管）原理圖電路級(jí)物理時(shí)間晶體管、R,L,C等電壓、電流的微分方程物理（版圖）級(jí)幾何圖形數(shù)字系統(tǒng)設(shè)計(jì)層次第13頁，共48頁。8/3/202213數(shù)字系統(tǒng)設(shè)計(jì)層次抽象層次時(shí)序單位基本單元電路的功

7、能描述系統(tǒng)級(jí)數(shù)據(jù)處理進(jìn)程及通信自然語言描述或者相互通信的進(jìn)程算法級(jí)運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器變換級(jí)(RTL)時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)邏輯門級(jí)延時(shí)邏輯門、器件（晶體管）原理圖電路級(jí)物理時(shí)間晶體管、R,L,C等電壓、電流的微分方程物理（版圖）級(jí)幾何圖形前端后端第14頁，共48頁。8/3/202214系統(tǒng)說明/行為級(jí)-設(shè)計(jì)文檔/算術(shù)描述RTL/功能級(jí)-Verilog門級(jí)/結(jié)構(gòu)級(jí)-Verilog版圖/物理級(jí)-幾何圖形行為綜合綜合前仿真邏輯綜合綜合后仿真版圖借助于EDA軟件，將設(shè)計(jì)從一層次自動(dòng)轉(zhuǎn)換到另一個(gè)層次稱之為綜合(Synthesis)

8、第15頁，共48頁。8/3/202215設(shè)計(jì)在抽象級(jí)上需要進(jìn)行折衷系統(tǒng)說明/行為級(jí)-設(shè)計(jì)文檔/算術(shù)描述RTL/功能級(jí)-Verilog門級(jí)/結(jié)構(gòu)級(jí)-Verilog版圖/物理級(jí)-幾何圖形詳細(xì)程度 低 高輸入/仿真速度 高 低一個(gè)設(shè)計(jì)可以用任何層次來表示，當(dāng)設(shè)計(jì)從上而下進(jìn)行時(shí)，該設(shè)計(jì)就逐步接近物理實(shí)現(xiàn)，在表示上就更少了一些抽象。但一個(gè)設(shè)計(jì)所需的細(xì)節(jié)會(huì)隨著它在層次中的下降而增加。細(xì)節(jié)不充分會(huì)造成不精確的結(jié)果，過多的細(xì)節(jié)則會(huì)使該層次的設(shè)計(jì)復(fù)雜。第16頁，共48頁。8/3/202216 HDL語言有四種不同的描述方式：行為描述方式（behavior）、數(shù)據(jù)流描述方式（dataflow）或寄存器RTL描述方

9、式、結(jié)構(gòu)化描述方式（structural）以及混合描述方式。VHDL或Verilog通過這四種不同的描述方式從不同的側(cè)面描述結(jié)構(gòu)體的功能。前三種是最基本的描述方式，他們組合起來就成為混合描述方式。 下面結(jié)合一個(gè)全加器來說明這四種描述風(fēng)格，全加器的端口示意圖如圖所示，其輸入輸出關(guān)系如表所示。 2. HDL描述風(fēng)格第17頁，共48頁。8/3/202217全加器的輸入輸出關(guān)系 輸入 輸出c_in x y c_out sum 0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1 全加器框圖第18頁，共48頁。8

10、/3/202218a、行為描述方式行為描述輸入與輸出間轉(zhuǎn)換的行為，不需包含任何結(jié)構(gòu)信息，它對(duì)設(shè)計(jì)實(shí)體按算法的路徑來描述。行為描述在EDA工程中通常被稱為高層次描述，設(shè)計(jì)工程師只需要注意正確的實(shí)體行為、準(zhǔn)確的函數(shù)模型和精確的輸出結(jié)果就可以了，無需關(guān)注實(shí)體的電路組織和門級(jí)實(shí)現(xiàn)。第19頁，共48頁。8/3/202219Verilog行為描述module full_adder(sum,c_out,a, b, c_in);/端口聲明 output sum; output c_out; input a, b; input c_in;assign c_out,sum=a+b+c_in;endmodule第2

11、0頁，共48頁。8/3/202220b、數(shù)據(jù)流描述方式 數(shù)據(jù)流描述方式表示行為，也隱含表示結(jié)構(gòu)，它描述了數(shù)據(jù)流的運(yùn)動(dòng)路線、運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果。 第21頁，共48頁。8/3/202221對(duì)于全加器，用布爾方程描述其邏輯功能如下： S1 =A XOR B S = s1 XOR Cin Co = (A AND B) OR( S1 AND Cin) 下面是基于上述布爾方程的數(shù)據(jù)流風(fēng)格的描述： 第22頁，共48頁。8/3/202222Verilog 數(shù)據(jù)流描述module full_adder(sum,c_out,a, b, c_in);/端口聲明 output sum; output c_out; i

12、nput a, b; input c_in;assign assign sum=(ab)cin;assign cout= (a&b) | (cin & (ab);endmodule第23頁，共48頁。8/3/202223c、結(jié)構(gòu)描述方式 結(jié)構(gòu)化描述方式就是在多層次的設(shè)計(jì)中，高層次的設(shè)計(jì)可以調(diào)用低層次的設(shè)計(jì)模塊，或直接用門電路設(shè)計(jì)單元來構(gòu)成一個(gè)復(fù)雜邏輯電路的方法。利用結(jié)構(gòu)化描述方法將已有的設(shè)計(jì)成果方便地用于新的設(shè)計(jì)中，能大大提高設(shè)計(jì)效率。在結(jié)構(gòu)化描述中，建模的焦點(diǎn)是端口及其互連關(guān)系。 結(jié)構(gòu)化描述的建模步驟如下：（1）元件說明:用于描述局部接口；（2）元件例化:是相對(duì)于其他元件來放置該元件；（3）

13、元件配置:用于指定元件所用的設(shè)計(jì)實(shí)體。 第24頁，共48頁。8/3/202224對(duì)于上圖給出的全加器端口結(jié)構(gòu)，可以認(rèn)為它是由兩個(gè)半加器和一個(gè)或門組成的 ?；谏蠄D所示的結(jié)構(gòu)，可以寫出全加器的結(jié)構(gòu)化描述設(shè)計(jì)程序如下。 全加器f-adder電路圖第25頁，共48頁。8/3/202225s1c1c2module fulladd(sum,c_out, a, b, c_in);/端口聲明 output sum,c_out; input a, b, c_in; /內(nèi)部網(wǎng)線聲明wire s1,c1,c2;/門級(jí)實(shí)例引用xor (s1,a,b);and (c1,a,b);and (c2,s1,c_in);xo

14、r (sum,s1,c_in);or (c_out,c1,c2); endmodule1位全加器程序如下：Verilog結(jié)構(gòu)化描述方式1：第26頁，共48頁。8/3/202226module full_adder(sum,c_out,x,y,c_in);output sum,c_out;input x,y,c_in;wire a,b,c;h_adder h1(b,a,x,y);h_adder h2(sum,c,c_in,b);or(c_out,c,a);endmodulemodule h_adder(sum,c_out, a, b);/端口聲明 output sum,c_out; input

15、a, b;assign c_out,sum=a + b; endmodule1位全加器程序如下：Verilog結(jié)構(gòu)化描述方式2：第27頁，共48頁。8/3/202227HDL可以在3個(gè)抽象級(jí)上建模n+n+SGD+版圖級(jí)電路級(jí)邏輯門級(jí)RTL級(jí)系統(tǒng)級(jí)和算法級(jí)行為描述(Behavior)數(shù)據(jù)流描述(Data Flow)結(jié)構(gòu)描述（Structure)混合描述|+行為級(jí) 用功能塊之間的數(shù)據(jù)流對(duì)系統(tǒng)進(jìn)行描述 在需要時(shí)在函數(shù)塊之間進(jìn)行調(diào)度賦值。RTL級(jí)/功能級(jí)用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號(hào)描述系統(tǒng)基于一個(gè)已定義的時(shí)鐘的周期來定義系統(tǒng)模型結(jié)構(gòu)級(jí)/門級(jí)用基本單元(primitive)或低層元件(co

16、mponent)的連接來描述系統(tǒng)以得到更高的精確性，特別是時(shí)序方面。在綜合時(shí)用特定工藝和低層元件將RTL描述映射到門級(jí)網(wǎng)表第28頁，共48頁。8/3/202228抽象級(jí)(Levels of Abstraction)描述選取設(shè)計(jì)工程師在不同的設(shè)計(jì)階段采用不同的抽象級(jí)首先在行為級(jí)描述各功能塊，以降低描述難度，提高仿真速度。在綜合前將各功能模塊進(jìn)行RTL級(jí)描述。用于綜合的庫中的大多數(shù)單元采用結(jié)構(gòu)級(jí)描述。在本教程中的結(jié)構(gòu)級(jí)描述部分將對(duì)結(jié)構(gòu)級(jí)(門級(jí))描述進(jìn)行更詳細(xì)的說明。第29頁，共48頁。8/3/202229三、典型FPGA應(yīng)用設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)算法設(shè)計(jì)RTL設(shè)計(jì)系統(tǒng)驗(yàn)證算法驗(yàn)證RTL驗(yàn)證邏輯綜合布局布

17、線后仿真數(shù)據(jù)流下載硬件驗(yàn)證為什么需要后仿真和硬件驗(yàn)證？第30頁，共48頁。8/3/202230典型FPGA應(yīng)用設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)算法設(shè)計(jì)RTL設(shè)計(jì)系統(tǒng)驗(yàn)證算法驗(yàn)證RTL驗(yàn)證邏輯綜合布局布線后仿真數(shù)據(jù)流下載硬件驗(yàn)證EDA工具輔助完成第31頁，共48頁。8/3/202231典型FPGA應(yīng)用設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)算法設(shè)計(jì)RTL設(shè)計(jì)系統(tǒng)驗(yàn)證算法驗(yàn)證RTL驗(yàn)證邏輯綜合布局布線后仿真數(shù)據(jù)流下載硬件驗(yàn)證重點(diǎn)掌握第32頁，共48頁。8/3/202232 一個(gè)系統(tǒng)由總設(shè)計(jì)師先進(jìn)行系統(tǒng)描述，將系統(tǒng)劃分為若干模塊，編寫模塊模型(一般為行為級(jí))，仿真驗(yàn)證后，再把這些模塊分配給下一層的設(shè)計(jì)師，由他們完成模塊的具體設(shè)計(jì)，而總設(shè)計(jì)

18、師負(fù)責(zé)各模塊的接口定義頂層模塊子模塊1子模塊2子模塊3基本單元基本單元基本單元基本單元基本單元基本單元結(jié)構(gòu)化層次設(shè)計(jì)方法四、 結(jié)構(gòu)化設(shè)計(jì)方法第33頁，共48頁。8/3/202233(1).相對(duì)獨(dú)立、功能單一的模塊結(jié)構(gòu)結(jié)構(gòu)化設(shè)計(jì)的基本思想是將系統(tǒng)設(shè)計(jì)成由多個(gè)相對(duì)獨(dú)立、功能單一的模塊組成的結(jié)構(gòu)。由于模塊之間相對(duì)獨(dú)立，每一模塊就可以單獨(dú)地被理解、編寫、測(cè)試、排錯(cuò)和修改，從而可以有效防止錯(cuò)誤在模塊之間的擴(kuò)散，提高系統(tǒng)的質(zhì)量。 (2).“塊內(nèi)聯(lián)系大，塊間聯(lián)系小”的模塊性能標(biāo)準(zhǔn)模塊內(nèi)部聯(lián)系要大，模塊之間聯(lián)系要小，這是結(jié)構(gòu)化設(shè)計(jì)中衡量模塊相對(duì)獨(dú)立性能的標(biāo)準(zhǔn)。事實(shí)上，塊內(nèi)聯(lián)系和塊間聯(lián)系是同一個(gè)事物的兩個(gè)方面。

19、若把聯(lián)系密切的成分組織在同一模塊中，塊內(nèi)系統(tǒng)高了，塊間聯(lián)系自然就少了。 (3).采用模塊結(jié)構(gòu)圖的描述方式結(jié)構(gòu)化設(shè)計(jì)方法使用的描述方式是模塊結(jié)構(gòu)圖，即以圖形的方式來表達(dá)。結(jié)構(gòu)化層次設(shè)計(jì)方法特點(diǎn):第34頁，共48頁。8/3/202234(1)分割后最底層的邏輯塊應(yīng)適合用邏輯語言進(jìn)行表達(dá)。如果利用邏輯圖作最底層模塊輸入方法，需要分解到門，觸發(fā)器和宏模塊一級(jí)；用HDL行為描述語言則可以分解到算法一級(jí)。 (2)考慮共享模塊。在設(shè)計(jì)中，往往會(huì)出現(xiàn)一些功能相似的邏輯模塊，相似的功能應(yīng)該設(shè)計(jì)成共享的基本模塊，象子程序一樣由高層邏輯塊調(diào)用。這樣可以減少需要設(shè)計(jì)的模塊數(shù)目、改善設(shè)計(jì)的結(jié)構(gòu)化特性。 (3)接口信號(hào)線

20、最少。復(fù)雜的接口信號(hào)容易引起設(shè)計(jì)錯(cuò)誤，并且給布線帶來困難。以交互信號(hào)的最少的地方為邊界劃分模塊，用最少的信號(hào)線進(jìn)行信號(hào)和數(shù)據(jù)的交換為最佳的方法。 模塊劃分原則:第35頁，共48頁。8/3/202235(4)結(jié)構(gòu)均稱。同層次的模塊之間，在資源和IO分配上，不出現(xiàn)懸殊的差異，沒有明顯的結(jié)構(gòu)和性能上的瓶頸。 (5)通用性好，易于移植。模塊的劃分和設(shè)計(jì)應(yīng)滿足通用性要求，模塊設(shè)計(jì)應(yīng)考慮移植的問題。一個(gè)好的設(shè)計(jì)模型塊應(yīng)該可以在其它設(shè)計(jì)中使用，并且容易升級(jí)和移植；另外，在設(shè)計(jì)中應(yīng)盡可能避免使用與器件有關(guān)的特性，即設(shè)計(jì)具有可移植性。 第36頁，共48頁。8/3/202236 自頂向下設(shè)計(jì)法設(shè)計(jì)過程是通過功能分

21、割手段，將系統(tǒng)由上而下分層次、分模塊進(jìn)行設(shè)計(jì)和仿真。先進(jìn)行高層次設(shè)計(jì)，主要進(jìn)行功能和接口描述，定義模塊的功能和接口。這種方法可以用于系統(tǒng)的前期設(shè)計(jì)，在沒有選定器件、做出電路系統(tǒng)之前，可用軟件的仿真手段驗(yàn)證方案的可行性。然后再進(jìn)行底層設(shè)計(jì)，此時(shí)，才涉及具體邏輯門和寄存器等實(shí)現(xiàn)方式的描述。在每一個(gè)層次上，大體都有描述、劃分、綜合和驗(yàn)證等4種類型的工作，EDA系統(tǒng)正是要做這些工作。 五、自頂向下的設(shè)計(jì)過程第37頁，共48頁。8/3/202237系統(tǒng)級(jí)算法級(jí)寄存器級(jí)邏輯門級(jí)電路級(jí)，版圖級(jí)傳統(tǒng)：自底向上現(xiàn)代：自頂向下第38頁，共48頁。8/3/202238開始系統(tǒng)功能要求HDL性能描述HDL結(jié)構(gòu)模型性能

22、/行為模擬系統(tǒng)分解滿足要求？葉子模塊的數(shù)據(jù)流描述數(shù)據(jù)流描述的綜合結(jié)束NY 自頂向下的設(shè)計(jì)方法并不是一個(gè)一次就可以完成的設(shè)計(jì)過程，而是一個(gè)需要反復(fù)改進(jìn)、反復(fù)實(shí)踐的過程。這個(gè)過程可以分為：系統(tǒng)性能描述與行為模擬、系統(tǒng)結(jié)構(gòu)分解、產(chǎn)生系統(tǒng)結(jié)構(gòu)模型、描述葉子模塊、邏輯綜合與設(shè)計(jì)實(shí)現(xiàn)。 自頂向下設(shè)計(jì)法設(shè)計(jì)過程第39頁，共48頁。8/3/202239（1）系統(tǒng)性能描述與行為模擬 設(shè)計(jì)從系統(tǒng)的功能和性能要求開始。首先要將系統(tǒng)的功能要求轉(zhuǎn)換為用HDL對(duì)系統(tǒng)進(jìn)行的性能描述，建立設(shè)計(jì)的行為模型。建立設(shè)計(jì)的行為模型之后，可以在設(shè)計(jì)的早期階段對(duì)設(shè)計(jì)的行為模型進(jìn)行模擬，通過對(duì)模擬結(jié)果進(jìn)行分析，進(jìn)而調(diào)整、修改設(shè)計(jì)。經(jīng)過具體

23、的描述和模擬,可以驗(yàn)證對(duì)于系統(tǒng)功能要求的理解是否正確，是否完整。另外，通過這樣的描述和模擬，還可能發(fā)現(xiàn)原來對(duì)系統(tǒng)功能的要求的不完善或者不準(zhǔn)確的地方。所以，這個(gè)過程有可能要反復(fù)進(jìn)行。第40頁，共48頁。8/3/202240（2）系統(tǒng)結(jié)構(gòu)分解 系統(tǒng)結(jié)構(gòu)分解，則是將系統(tǒng)分解為若干子系統(tǒng)，子系統(tǒng)又可以再分解為若干功能模塊。這樣的分解可以一層一層地進(jìn)行下去，直到樹形結(jié)構(gòu)的末端，即葉子功能模塊。系統(tǒng)分解也不一定是一次就可以完成的，在系統(tǒng)的實(shí)現(xiàn)過程中，很可能發(fā)現(xiàn)某個(gè)層次的分解不一定合適，這時(shí)，就可以進(jìn)行重新分解。 系統(tǒng)分解完成后，系統(tǒng)的層次結(jié)構(gòu)就很清晰了。這時(shí)，可以用HDL的結(jié)構(gòu)描述能力，完成系統(tǒng)和子系統(tǒng)的結(jié)構(gòu)描述。 第41頁，共48頁。8/3/202241（3）對(duì)葉子功能模塊進(jìn)行數(shù)據(jù)流描述 葉子模塊是構(gòu)成系統(tǒng)的最基本的模塊。對(duì)于這樣的模塊，即RTL模型（寄存器級(jí)層次），應(yīng)該用數(shù)據(jù)流進(jìn)行描述。因?yàn)閿?shù)據(jù)流的描述更加接近模塊的物理實(shí)現(xiàn)，更加能體現(xiàn)設(shè)計(jì)者的設(shè)計(jì)能力和運(yùn)用設(shè)計(jì)者的設(shè)計(jì)經(jīng)驗(yàn)。用數(shù)據(jù)流描述的模塊，