數(shù)字電路與數(shù)字邏輯 第四章 組合邏輯電路1 教案

第四章組合邏輯電路

教學要求掌握組合邏輯電路分析的方法。掌握單輸出組合邏輯電路的設計方法，了解多輸出組合邏輯電路的一般設計方法；了解傳輸延時及影響，掌握競爭與險象所產(chǎn)生的原因，了解險象的判別和消除。著重了解常用組合功能模塊的邏輯功能，并熟練運用它們實現(xiàn)所需的邏輯功能。第四章組合邏輯電路邏輯電路組合邏輯電路時序邏輯電路功能：輸出只取決于當前的輸入。組成：門電路，不存在記憶元件。功能：輸出取決于當前的輸入和原來的狀態(tài)。組成：組合電路、記憶元件。組合電路的研究內(nèi)容：分析：設計：給定邏輯圖得到邏輯功能分析給定邏輯功能畫出邏輯圖設計一.組合邏輯電路的特點

電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。每一個輸出變量是全部或部分輸入變量的函數(shù)：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）……Lj=fj（A1、A2、…、Ai）§4.1組合邏輯電路分析基礎組合邏輯電路A1A2AiL1L2Lj組合邏輯電路框圖二、組合邏輯電路的分析方法分析過程一般包含4個步驟：例1：組合電路如圖所示，分析該電路的邏輯功能。組合邏輯電路邏輯表達式最簡表達式真值表邏輯功能解：（1）由邏輯圖逐級寫出邏輯表達式。為了寫表達式方便，借助中間變量P。（2）化簡與變換：（3）由表達式列出真值表。（4）分析邏輯功能：當A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。ALBC00001001010111010011101101111110例2：分析下圖的邏輯功能。

&&&&ABFA

B

F

0

0

0

0

1

1

1

0

1

1

1

0

真值表特點：輸入相同為“0”；輸入不同為“1”。異或門=1ABF1例3：分析下圖的邏輯功能。

01被封鎖1=1BMF&2&3&4A1=010被封鎖1特點：M=1時選通A路信號；

M=0時選通B路信號。M&2&3&4AB1F選通電路三、組合邏輯電路的設計方法設計過程的基本步驟：例1：設計一個三人表決電路，結果按“少數(shù)服從多數(shù)”的原則決定。解：（1）列真值表：（3）化簡。（2）由真值表寫出邏輯表達式：ALBC000010000100110100101011011111110001111001ABC00111010得最簡與—或表達式：（4）畫出邏輯圖。如果，要求用與非門實現(xiàn)該邏輯電路，就應將表達式轉(zhuǎn)換成與非—與非表達式：

畫出邏輯圖如圖所示。例2：設計一個電話機信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務）三種輸入信號，通過排隊電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現(xiàn)時，應首先接通火警信號，其次為盜警信號，最后是日常業(yè)務信號。試按照上述輕重緩急設計該信號控制電路。要求用集成門電路7400（每片含4個2輸入端與非門）實現(xiàn)。解：（1）列真值表：（2）由真值表寫出各輸出的邏輯表達式：（3）根據(jù)要求，轉(zhuǎn)換為與非表達式：（4）畫出邏輯圖。解：（1）根據(jù)題目要求，列出真值表：例3：設計一個將余3碼變換成8421BCD碼的組合邏輯電路。（2）用卡諾圖進行化簡。（注意利用無關項）0001111000011110A1A0A3A2×0×1×00001××000×L30001111000011110A1A0A3A2×0×0×00100××111×L20001111000011110A1A0A3A2×0×0×01010××011×L10001111000011110A1A0A3A2×0×0×10011××101×L0化簡后得到的邏輯表達式為：（3）由邏輯表達式畫出邏輯圖?！?.2譯碼器譯碼器——將輸入代碼轉(zhuǎn)換成特定的輸出信號變量譯碼器、碼制變換譯碼器、顯示譯碼器一．變量譯碼器用來表示輸入變量狀態(tài)的譯碼器2-4譯碼器、3-8譯碼器、4-16譯碼器1.變量譯碼器的原理A1A0000111011011101101111110“–”表示低電平有效。&&&&A1A011112－4譯碼器A1A0Y0Y3Y2Y1設置輸入緩沖反相門的作用是減輕前一級電路驅(qū)動輸入端的負擔無使能輸入2-4譯碼器符號輸出輸入有使能輸入的2-4譯碼器A1A01××11110000111001101101011010111110&&&&A1A0111112－4譯碼器A1A0Y0Y3Y2Y1E3-8譯碼器CT54LS138的邏輯圖3-8譯碼器CT54LS138的引腳圖3-8譯碼器CT54LS138的真值表

用兩片74LS138組成的4線－16線譯碼器74LS138(1)A0A1A2S10123456774LS138(2)A0A1A2S101234567D0D1D2D312.譯碼器的應用（1）擴大譯碼器的輸入數(shù)（2）實現(xiàn)邏輯函數(shù)因為當譯碼器的使能端有效時，每個輸出，因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。例：用譯碼器和門電路實現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非—與非形式。用一片74138加一個與非門就可實現(xiàn)該邏輯函數(shù)。例：某組合邏輯電路的真值表如表所示，試用譯碼器和門電路設計該邏輯電路。解：寫出各輸出的最小項表達式，再轉(zhuǎn)換成與非—與非形式:用一片74138加三個與非門就可實現(xiàn)該組合邏輯電路。可見，用譯碼器實現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點更明顯。（3）譯碼器作其它芯片的片選信號如果要使若干片集成芯片輪流工作，方法之一是利用譯碼器的輸出來提供片選信號。例：利用線譯碼器分時將采樣數(shù)據(jù)送入計算機。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線工作原理：（以A0A1=00為例）000全為1數(shù)據(jù)脫離總線（4）譯碼器作數(shù)據(jù)分配器數(shù)據(jù)分配器——將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。Dn位地址選擇信號0D1D2D…n-1數(shù)據(jù)分配器示意圖數(shù)數(shù)據(jù)據(jù)輸輸出入用74138譯碼器設計一個“1線-8線”數(shù)據(jù)分配器Y01Y2Y3Y4Y5Y6Y7Y0AAA12G2AG1G2B74138D10D0D1D2D3D4D5D6D7數(shù)據(jù)輸出數(shù)據(jù)輸入地址選擇信號用74138設計一個具有互補輸出的四路數(shù)據(jù)分配器二．碼制變換譯碼器二-十進制譯碼器也稱BCD譯碼器，它的功能是將輸入的一位BCD碼(四位二元符號)譯成10個高、低電平輸出信號，因此也叫4-10譯碼器。1.不完全譯碼的BCD譯碼器輸入端只出現(xiàn)規(guī)定的前10種代碼，不會出現(xiàn)另外6種不采用的代碼。A3A2A0A1若輸入端出現(xiàn)另外6種不采用的代碼時，譯碼器可能有一個以上的輸出為0，如輸入1111時，7、9號輸出均為0。4－10譯碼器BCD輸入A2A3A1A0Y0Y1Y3Y2Y4Y5Y6Y7Y8Y92.完全譯碼的BCD譯碼器輸入端出現(xiàn)另外6種不采用的代碼時，規(guī)定各輸出均為1。A3A2A0A1三．顯示譯碼器常用的數(shù)字顯示器有多種類型，按顯示方式分，有字型重疊式、點陣式、分段式等。

按發(fā)光物質(zhì)分，有半導體顯示器，又稱發(fā)光二極管(LED)顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。1．七段數(shù)字顯示器原理按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陽極和共陰極兩種。2．七段顯示譯碼器7448七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器。RBI稱為滅零輸入端LT稱為試燈輸入端BI稱為滅燈輸入端RBO

稱為滅零輸出端。3．7448的邏輯功能：（1）正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數(shù)l～15的二進制碼（0001～1111）進行譯碼，產(chǎn)生對應的七段顯示碼。（2）滅零。當LT=1，而輸入為0的二進制碼0000時，只有當RBI=1時，才產(chǎn)生0的七段顯示碼,如果此時輸入RBI=0，則譯碼器的a～g輸出全0，使顯示器全滅；所以RBI稱為滅零輸入端。（3）試燈。當LT=0時，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個發(fā)光段的好壞。LT稱為試燈輸入端。（4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。

作輸入使用時，如果BI=0時，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。

作輸出端使用時，受控于RBI。當RBI=0，輸入為0的二進制碼0000時，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO

又稱為滅零輸出端。改變輸入BI的脈沖寬度控制閃現(xiàn)數(shù)據(jù)的時間，進而控制亮度。4．八位數(shù)字顯示系統(tǒng)的滅零控制5．共陽極LED數(shù)字顯示器與譯碼器接線圖6．共陰極LED數(shù)字顯示器與譯碼器接線圖作業(yè)：4.34.4

4.104.16補充:用譯碼器和門電路設計一個三人表決電路,結果按“少數(shù)服從多數(shù)”的原則決定?！?.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理

數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。控制信號輸入信號輸出信號數(shù)據(jù)選擇器類似一個多路選擇開關。選擇哪一路信號由相應的一組控制信號控制。A0A1D3D2D1D0W一位數(shù)據(jù)選擇器：從n個一位數(shù)據(jù)中選擇一個數(shù)據(jù)。m位數(shù)據(jù)選擇器：從n個m位數(shù)據(jù)中選擇一個數(shù)據(jù)。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信號四位二選一選擇器n=2,m=4例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達式：由邏輯表達式畫出邏輯圖：MUXYD0D1A1D2D3A0二、常見的數(shù)據(jù)選擇器1．四位2選1數(shù)據(jù)選擇器1A1B2A2B3A3B4A4B4Y3Y2Y1YES使能端低電平有效，無效時輸出0，功能表、邏輯圖見P118圖4-27符號圖2．兩位4選1數(shù)據(jù)選擇器（a）邏輯圖（b）符號圖使能端低電平有效，無效時輸出0，功能表參見P118圖4-281Y2Y1&1&111111E1D01D11D21D3S1S02D02D12D22D312E2Y1Y1ES01D01D11D21D32D02D12D22D3S12E74LS1533．無使能端兩位4選1數(shù)據(jù)選擇器（互補輸出）2Y1Y1WS01D01D11D21D32D02D12D22D3S12W符號圖功能表、邏輯圖見P119圖4-294．有使能端一位8選1數(shù)據(jù)選擇器（互補輸出）41235671516GND741518910111214134A02A1AD5D6DD73DD2DD01YVccEY213DD0DDE1DD64DD75≥1&1YY11S1S1121S01YYS0D4D5D6D7D0D1D2D3S1S2E使能端低電平有效，功能表參見P119圖4-305．有使能端一位16選1數(shù)據(jù)選擇器（反相輸出）YS0D13D14D15D0D1D2S1S2ES3三、數(shù)據(jù)選擇器的應用1．利用使能端擴大數(shù)據(jù)通路數(shù)（1）四片集電極開路輸出8選1擴展成32選1選擇器集電極開路集電極開路輸出的結構如圖1所示，右邊的那個三極管集電極什么都不接，所以叫做集電極開路（左邊的三極管為反相之用，使輸入為“0”時，輸出為“1”）。集電極開路輸出的結構如圖1所示，右邊的那個三極管集電極什么都不接，所以叫做集電極開路（左邊的三極管為反相之用，使輸入為“0”時，輸出為“1”）。YYS0D7D0S1S2EYYS0D7D0S1S2EYYS0D7D0S1S2EYYS0D7D0S1S2EA1A0Y0Y3Y2Y1ES1S0S2S3S4D0D7D8D15D16D23D24D31VCC反相輸出注：集電極開路輸出片選為1時，同相為0，反相為1（2）兩片8選1擴展成16選1選擇器???D0D7???A0A1A2???D0D7???A0A1A2&A0A1A2A3D8D15D0D7=0D0D7=1D0D7

=W???D0D7???A0A1A2???D0D7???A0A1A2&A0A2A2A3D8D15D0D7=1D8D15=1D8D152Y1Y1WS01D31D21D11D02D32D22D12D0S12W2．無使能端擴大數(shù)據(jù)通路數(shù)（雙4選1至16選1）2Y1Y1WS01D31D21D11D02D32D22D12D0S12W2Y1Y1WS01D31D21D11D02D32D22D12D0S12WS0S1D15D12D11D8D7D4D3D0S2S3輸出注：兩次反變量輸出最后原變量輸出3．數(shù)據(jù)傳輸系統(tǒng)（并行數(shù)據(jù)串行傳輸）MUXED0D1D2D3D4D5D6D7YS2S1S0D0D1D2D3D4D5D6D7串行輸出0并行輸入Q2Q1Q0八進制計數(shù)器YE2A2A1A0Q2Q1Q0八進制計數(shù)器Y0Y1Y2Y3Y4Y6Y5Y7并行輸出E1傳輸總線CK譯碼器作為數(shù)據(jù)分配器4．函數(shù)發(fā)生器（1）當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。

例:試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉(zhuǎn)換成最小項表達式：

=m3+m5+m6+m70001111001ABC00111010三變量函數(shù)卡諾圖L=m3+m5+m6+m70001111001S2S1S0D2D1D3D7D5D0D6D48選1選擇器功能卡諾圖邏輯函數(shù)卡諾圖具有唯一性，如果使得上述卡諾圖實現(xiàn)相同的邏輯函數(shù)功能，則必有：D0=D1=D2=D4=0D3=D5=D6=D7=1AS2BS1CS0YSD3474151E7DDDD162DY1DD02S5S0ABCL01（2）當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時。

例：試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：解：將A、B接到地址輸入端，C加到適當?shù)臄?shù)據(jù)輸入端。S3DD12DY1D0S0AB01C4選1數(shù)據(jù)選擇器F1二變量函數(shù)卡諾圖0101AB0110F’0101AB1010F’’0101S1S0D2D1D3D0Y4選1選擇器功能卡諾圖邏輯函數(shù)卡諾圖具有唯一性，如果使得上述卡諾圖實現(xiàn)相同的邏輯函數(shù)功能，則必有：D0=0D3=

1AS1BS0D1=CD2=

C5．等值比較器MUXED0D1D2D3D4D5D6D7YS2S1S0反相輸出0YB2B1B03位并行數(shù)據(jù)比較器，相等時輸出1，不等時輸出0E2A2A1A0Y0Y1Y2Y3Y4Y6Y5Y7E10A2A1A0譯碼器0§4.4編碼器一、編碼器基本概念及原理編碼——將特定的邏輯信號編為一組二進制代碼。編碼器——能夠?qū)崿F(xiàn)編碼功能的邏輯部件。一般而言，N個不同的信號，至少需要n位二進制數(shù)編碼。N和n之間滿足下列關系:

2n≥N例：設計一個鍵控8421BCD碼編碼器。（2）由真值表寫出各輸出的邏輯表達式為：解：（1）列出真值表：重新整理得：（3）由表達式畫出邏輯圖：（4）增加控制使能標志GS：當按下S0～S9任意一個鍵時，GS=1，表示有信號輸入；當S0～S9均沒按下時，GS=0，表示沒有信號輸入。二、二進制編碼器3位二進制編碼器有8個輸入端，3個輸出端，所以常稱為8線—3線編碼器，其功能真值表見下表：（輸入為高電平有效）由真值表寫出各輸出的邏輯表達式為：（以上根據(jù)反演定律）用門電路實現(xiàn)邏輯電路：三．優(yōu)先編碼器：允許同時輸入兩個以上信號。集成優(yōu)先編碼器舉例——74148（8線-3線）注意：該電路為反碼輸出。EI為使能輸入端(低電平有效)，EO為使能輸出端(高電平有效)，GS為優(yōu)先編碼工作標志(低電平有效)。如：鍵盤與CPU的連接四．編碼器的應用

1．編碼器的擴展:用兩片74148優(yōu)先編碼器串行擴展實現(xiàn)的16線—4線優(yōu)先編碼器2．組成8421BCD編碼器§4.5數(shù)字比較器比較器的分類：（1）僅比較兩個數(shù)是否相等。（2）除比較兩個數(shù)是否相等外，還要比較兩個數(shù)的大小。第一類的邏輯功能較簡單，用譯碼器和數(shù)據(jù)選擇器可實現(xiàn)，下面重點介紹第二類并行比較器。（3）串行數(shù)據(jù)可先轉(zhuǎn)換為并行數(shù)據(jù)再比較。一、一位數(shù)值比較器功能表&&1ABA<BA>BA=BABA>BA<BA=B邏輯圖邏輯符號二、多位數(shù)值比較器比較原則：1.先從高位比起，高位大的數(shù)值一定大。2.若高位相等，則再比較低位數(shù)，最終結果由低位的比較結果決定。請根據(jù)這個原則設計一下：每位的比較應包括幾個輸入、輸出？A、B兩個多位數(shù)的比較：AiBi兩個本位數(shù)（A>B）i-1（A=B）i-1（A<B）i-1低位的比較結果（A>B）i（A=B）i（A<B）i比較結果向高位輸出輸入

輸出

Ai

Bi

(A>B)i-1

(A=B)i-1

(A<B)i-1

(A>B)i

(A=B)i

(A<B)i

1

0

φ

φ

φ

1

0

0

0

1

φ

φ

φ

0

0

1

Ai=Bi

輸出(A>B)i、(A=B)i和(A<B)i分別等于(A>B)i-1、(A=B)i-1和(A<B)i-1

每個比較環(huán)節(jié)的功能表四位數(shù)碼比較器的真值表a3>b3

100a3=b3a2=b2a1=

b1a0=b0

0

10a3=b3a2=b2a1=

b1a0<b0

001a3=b3a2=b2a1=

b1a0>b0

100a3=b3a2=b2a1<b1

001

a3=b3a2=b2a1>

b1

1

00a3=b3a2<b2

001a3=b3a2>b2

100a3<b3

001比較輸入

輸出

a3b3a2b2a1b1a0b0

LES(A>B)(A=B)(A<B)根據(jù)比較規(guī)則，可得到四位數(shù)碼比較器邏輯式：A=B:A<B:AB:三、四位集成電路比較器74LS85A3B2A2A1B1A0B0B3B3(A<B)L(A=B)L(A>B)LA<BA=BA>BGNDA0B0B1A1A2B2A3UCC低位進位向高位位進位(A<B)L(A=B)L(A>B)LA<BA=BA>B例1：七位二進制數(shù)比較器。（采用兩片85）“1”必接好（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85(1)(2)a3a2a1a0a6a5a4Ab3b2b1b0b6b5b4B高位片低位片例2：設計三個四位數(shù)的比較器，可以對A、B、C進行比較，能判斷：(1)三個數(shù)是否相等。(2)若不相等，A數(shù)是最大還是最小。比較原則：先將A與B比較，然后A與C比較，若A=BA=C，則A=B=C；若A>BA>C，則A最大；若A<BA<C，則A最小?？梢杂脙善?4LS85實現(xiàn)。A=B=C&&A最大A最小&（A>B）LA>BA=BA<BC1C0C3C2（A=B）L（A>B）L（A<B）LA>BA=BA<BB1B0B3B2（A=B）L11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2（A<B）L作業(yè)：P1634.194.204.21(2)4.24

§4.6算術邏輯運算單元11011001+舉例：A=1101,B=1001，計算A+B。011010011加法運算的基本規(guī)則：(1)逢二進一。(2)最低位是兩個數(shù)最低位的疊加，不需考慮進位。(3)其余各位都是三個數(shù)相加，包括被加數(shù)、加數(shù)和低位來的進位。(4)任何位相加都產(chǎn)生兩個結果：本位和、向高位的進位。用半加器實現(xiàn)用全加器實現(xiàn)1.半加器半加運算不考慮從低位來的進位。設：A--加數(shù)；B--被加數(shù)；S--本位和；C--進位。真值表一、一位加法器邏輯圖=1&ABSC半加器ABCS邏輯符號an--加數(shù)；bn--被加數(shù)；cn-1--低位的進位；sn--本位和；cn--進位。真值表2.全加器半加和：所以，全加和：anbncn-1sncn全加器邏輯圖邏輯符號半加器半加器1anbncn-1sncns's'c'c'全加器SN74LS183的管腳圖114SN74LS1831an1bn1cn-11cn1sn2cn-12cn2sn2an2bnUccGND例：用一片SN74LS183構成兩位串行進位全加器。D1bncn-1sncn全加器anbncn-1sncn全加器anA2A1B2B1D2C串行進位其它組件：SN74H83---四位串行進位全加器。SN74LS283---四位超前進位全加器。二、四位串行加法器D3bncn-1sncn全加器anA3B3cn-1bnsncn全加器anA4B4D4Ccn-1D2bnsncn全加器anA2B2D1bncn-1sncn全加器anA1B1注：串行進位加法器完成加法的時間較長，且位數(shù)越多，加法完成的時間越長。三、四位并行加法器全加器邏輯圖Ci-1SiAiBi&Ci=1&1=1PiGi超前進位加法器提高工作速度的途徑：設法減小進位信號的傳遞時間進位傳遞公式四位二進制超前進位加法電路P3G3P0G0C0S3S2S1S0A0B0A1B1A2B2A3B3全加器全加器全加器全加器C-1超前進位形成邏輯P1G1C1P2G2C2C-1C374LS283邏輯圖&11&1&1&C3C-1C0C1C2A3B3=111&1&=1=1=1A1B1&1&A2B2&1&A0B0&1&S3S2S2S0函數(shù)表達式Y3Y2Y1Y0=DCBA+0011例：用四位二進制并行加法器設計一個將 8421BCD碼轉(zhuǎn)換成余3碼的代轉(zhuǎn)換電路。余3碼比8421碼多3解：A4A3A2A1B4B3B2B1F4 F3 F2 F1余3碼FC4C08421BCD碼0 0 1 1“0”例：用四位二進制并行加法器設計一個四位二進制并行加法/減法器。解：利用補碼，將減法變?yōu)榧臃‵4 F3 F2 F1FC4C0A4 A3 A2 A1B4 B3 B2 B1S4 S3 S2 S1＝1＝1＝1＝1被加數(shù)(被減數(shù))加數(shù)(減數(shù))a4 a3 a2 a1b4 b3 b2 b1功能選擇M和(差)§4.7奇偶檢測電路檢驗數(shù)據(jù)碼中1的總個數(shù)是奇數(shù)還是偶數(shù)。一、奇偶檢測原理九位奇偶檢驗電路（a）串聯(lián)型QOD奇輸出=1=1=1P1P2P3P4P8P7P6P5P9=1=1=1=1=1=1=1=1=1=1=1=1=1QOD奇輸出P1P2P3P4P8P7P6P5P9（b）樹型二、擴展和應用QODP1P2P3P4P8P7P6P5P9QODP1P2P3P4P8P7P6P5P9QODP1P2P3P4P8P7P6P5P9P1P2P9P10P11P17P18P19P2525位奇輸出25位奇檢驗81位奇檢驗QODP1P2P3P4P8P7P6P5P9QODP1P2P3P4P8P7P6P5P9QODP1P2P3P4P8P7P6P