VHDL語言數(shù)據(jù)類型及相互轉(zhuǎn)換

1、標準數(shù)據(jù)類型1,整數(shù)(integer)范圍:-2147483547-21474836462,實數(shù)(real)范圍:-1.0e38-1.0e38 (綜合器不支持)書寫時一定要有小數(shù).3,位(bit)在數(shù)字系統(tǒng)中,信號經(jīng)常用位值表示,位值用帶單引號1和0來表示標準數(shù)據(jù)類型4,位矢量(bit_vector)位矢量是用雙引號括起來一組位數(shù)據(jù)0101015,布爾量(boolean)只有真和假兩個狀態(tài),可以進行關(guān)系運算6,字符(character)字符量通常用單引號括起來,對大小寫敏感明確說明1是字符時: character(1) 標準數(shù)據(jù)類型7,字符串(string)字符串是雙引號括起來由字母,數(shù)字或,

2、%,$組成一串字符.區(qū)分大小寫laksdklakld 10101010108,時間(time)時間單位:fs,ps,ns,ms,sec,min,hr例: 10 ns整數(shù)數(shù)值和單位之間應有空格標準數(shù)據(jù)類型9,錯誤等級(severity level)在vhdl仿真器中,錯誤等級用來表示系統(tǒng)狀態(tài),它共有4種:note(注意)warning(警告)error(錯誤)failure(失敗)標準數(shù)據(jù)類型10,自然數(shù)(natural) 正整數(shù)(positive)自然數(shù)是整數(shù)一個子類型,包括0和正整數(shù);正整數(shù)也是整數(shù)一個子類型.只能是正整數(shù)數(shù)據(jù)除定義類型外,有時還需要定義約束范圍.integer range

3、100 downto 0bit_ vector (3 downto 0)real range 2.0 to 30.0ieee定義的邏輯位與矢量在ieee程序包std_logic_1164中定義了兩個非常重要數(shù)據(jù)類型:1 ,std_logic 取值:0,1,z,x,w,l,hz:高阻 x:不定 w:弱信號不定 l:弱信號0 h:弱信號12,std_logic_vector注 意1,在使用std_logic和std_logic_vector時,在程序中必須聲明庫及程序包說明語句,即library ieee和std_logic_1164.all這兩句在程序中必不可少.2, std_logic有多個取

4、值,與bit不同,在編程時應特別注意,需要考慮全所有情況.用戶自定義的數(shù)據(jù)類型1,枚舉類型格式:type 數(shù)據(jù)類型名 is(元素,元素,);type std_logic is(u,x,0,1,z,w,l,h,-);type week is (sun,mon,tue,wed,thu,fri,sat);type color is (red,green,yellow,blue) type lift_state is(stopon1,doorpeen,doorclose, doorwait1, doorwait2, doorwait3, doorwait4, doorwait5,up,down,sto

5、p) 枚舉類型聲明type color is (red,green,yellow,blue);variable a:color;signal b:color;a:=red;b=yellow;type lever is (0,1,z);signal v:lever;v=1;用戶自定義數(shù)據(jù)類型2,整數(shù)(integer)格式:type 數(shù)據(jù)類型名 is 數(shù)據(jù)類型定義 約束范圍例 type digit is integer range 0 to 9 variable a:digit;a:=5;a:=28;用戶自定義數(shù)據(jù)類型3,實數(shù)(real)格式:type 數(shù)據(jù)類型名 is 數(shù)據(jù)類型定義 約束范圍ty

6、pe current is real range -1e4 to 1e4 variable a:current;a:=1e3;a:=1e10;用戶自定義數(shù)據(jù)類型4,數(shù)組(array)格式:type 數(shù)據(jù)類型名 is array 范圍 of 原數(shù)據(jù)類型名;例:type word is array (1 to 8) of std_logic;type word is array (integer 1 to 8) of std_logic;數(shù)組常在總線,rom和ram中使用. 用戶自定義數(shù)據(jù)類型5,記錄(recode) 類型將不同數(shù)據(jù)類型放在一塊,就是記錄類型數(shù)據(jù)格式:type 記錄類型名 is r

7、ecord元素名:數(shù)據(jù)類型名;元素名:數(shù)據(jù)類型名;:end record記錄類型名; 記錄(recode) 類型例:type bank is recordaddr0: std_logic_vector(7 downto 0);addr1: std_logic_vector(7 downto 0);r0: integer;end record; 記錄(recode) 類型例:constant len:integer:=100;type array logic is array (99 downto 0)of std_logic_vector(7 downto 0)type table is re

8、corda: array logic;b: std_logic_vector(7 downto 0);c: integer range 0 to len ;end record; 數(shù)據(jù)類型的轉(zhuǎn)換數(shù)據(jù)類型轉(zhuǎn)換函數(shù)有vhdl語言包提供例如:std_logic_1164,std_logic_arithstd_logic_unsigned等等 函數(shù)說明1、std_logic_1164包to_stdlogic_vector(a)to_bitvector(a)to_logic(a)to_bit(a)由bit_vector轉(zhuǎn)換成std_logic_vector由std_logic_vector轉(zhuǎn)換成bit_

9、vector由bit轉(zhuǎn)換成std_logic由std_logic轉(zhuǎn)換成bit2、std_logic_arith包conv_std_logic_vector(a,位長)conv_integer(a)由integer,unsigned和signed轉(zhuǎn)換成std_logic_vector由unsigned和signed轉(zhuǎn)換成integer3、std_logic_unsigned包conv_integer(a)_std_logic_vector轉(zhuǎn)換成integervhdl屬性vhdl沒有一般程序語言中那些運算類標準函數(shù),取而代之是多種能反映和影響硬件行為屬性.屬性在描述時序電路vhdl設(shè)計文件中幾乎處

10、處可見,如檢測上升沿,下降沿,知道前一次發(fā)生事件.vhdl屬性屬性指是關(guān)于實體,結(jié)構(gòu)體,類型及信號一些特征.有屬性對綜合(設(shè)計)非常有用.vhdl屬性可分為數(shù)值類屬性,函數(shù)類屬性,范圍類屬性,信號類屬性,類型類屬性.其引用一般形式為:對象屬性.數(shù)值類屬性數(shù)值類屬性用于返回數(shù)組,塊或一般數(shù)據(jù)有關(guān)值,如邊界,數(shù)組長度等信息.對一般數(shù)據(jù)有4種數(shù)值類屬性:對象類型左邊界,右邊界,上邊界,下邊界,對應關(guān)鍵字是:left,right,high,low.數(shù)組在加一個長度屬性length.數(shù)值類屬性sdown:in std_logic_vector(8 downto 0);sup:in std_logic-v

11、ector(0 to 8);這兩個信號各屬性值如下:sdownleft=8; sdownright=0; sdownlow=0; sdownhigh=8; sdownlength=9;supleft=0; supright=8; suplow=0; suphigh=8; suplength=9;數(shù)值類屬性type bit32 is array (63 downto 32)of bitvariable:left_range,right_range,up_range,low_range,len:integer;begin left-range:=bit32left; -return 63right

12、-range:=bit32right; -return 32up-range:=bit32high; -return 63low-range:=bit32low; -return 32len:=bit32length; -return 32函數(shù)類屬性信號屬性函數(shù)屬于函數(shù)類屬性,用來返回有關(guān)信號行為功能信息.共有5種信號屬性函數(shù),分別是: event(事件) ; active(活躍); last_event (最近一次事件到現(xiàn)在經(jīng)過多少時間); last_active (最近一次活躍到現(xiàn)在經(jīng)過多少時間); last_value(信號變化前取值是什么)eventevent:它值為布爾型,取值為tr

13、ue或false;如果剛好有事件發(fā)生在該屬性所附著信號上(即信號有變化),取值為true.利用此屬性可決定時鐘邊沿是否有效,即時鐘是否發(fā)生.eventsignal clk: in std_logic;clk event and clk=1 clk=1 and clk eventclk event and clk=0clk=0 and clk eventrising_edge(clk) falling_edge(clk)event 和activeevent 要求信號值發(fā)生變化;1到0,0到1active 信號值任何變化,1到1,1 到0,0到1,0到0;所有事件都是活躍,但并非所有活躍都是事件范

14、圍類屬性range屬性,其生成一個限制性數(shù)據(jù)對象范圍.例 signal data_bus:std_logic_vector(15 downto 0);data_bus range=15 downto 0用vhdl語言設(shè)計分頻電路，把1khz的時鐘分至約1hz左右的時鐘library ieee;use ieee.std_logic_1164.all;entity fredevider isport (clkin:in std_logic; clkout:out std_logic);end;architecture devider of fredevider isconstant n:integer:=499