大工cmos數(shù)字集成電路總復(fù)習(xí)

1、,CMOS數(shù)字集成電路 總復(fù)習(xí) 2012.1.18,題型, 簡(jiǎn)答/名稱解釋 設(shè)計(jì) 版圖,概念,概念,體效應(yīng),定義1：體效應(yīng)是指在反應(yīng)過(guò)程中的某個(gè)階段（通常是決定性步驟）中由于空間結(jié)構(gòu)擁擠而產(chǎn)生的一種效應(yīng)這個(gè)效應(yīng)與基團(tuán)的大小有 關(guān) 定義2： 超微粒體積小且所含原子少許多現(xiàn)象不能用通常會(huì)有無(wú)限個(gè)原子大體積的本體物性來(lái)解釋這種效應(yīng)稱為體效應(yīng).半導(dǎo)體超微粒還具有另外兩種效應(yīng)：由于我流子運(yùn)動(dòng)在三維方向上均受到限制而產(chǎn)生的量子尺寸效應(yīng)以及結(jié)構(gòu)外形與粒子尺寸密切相關(guān)而產(chǎn)生的形狀效應(yīng),組合邏輯、時(shí)序邏輯,靜態(tài)電路、動(dòng)態(tài)電路,有比邏輯、無(wú)比邏輯,D觸發(fā)器、鎖存器(Latch),動(dòng)態(tài)電路分為幾個(gè)工作過(guò)程？預(yù)沖-求

2、值,功耗分類(lèi)：靜態(tài)功耗、動(dòng)態(tài)功耗、短路功耗、漏功耗,簡(jiǎn)答,MOS管 NMOS管符合 G=1開(kāi)關(guān)合上，0斷開(kāi) （1代表VDD，0代表GND） PMOS管符合 G=0開(kāi)關(guān)合上，1斷開(kāi),N有源區(qū) P有源區(qū),NMOS管剖面圖,W,Polysilicon Gate,Gate oxide,Source n+,L p substrate Bulk (Body),Drain n+,Field-Oxide (SiO2),簡(jiǎn)單的的串聯(lián)、并聯(lián)關(guān)系 Y=AB Y=A+B,CMOS反相器電路 VDD,VinVout,CMOS 反相器電壓轉(zhuǎn)移特性曲線 (VTC),Impact of Process Variation o

3、n fnspVTCttsnfpCurve Good PMOS Bad NMOS Nominal Bad PMOS Good NMOS Vin (V) lProcess variations (mostly) cause a shift in the switching threshold,Vout (V),VTC is Data-Dependent,電壓傳輸特性： 數(shù)據(jù)相關(guān)的,0.5/0.25 NMOS 0.75 /0.25 PMOS,AM3BM4,A VGS2 = VA VDS1 B VGS1 = VB,D M2 S D M1 S,F= A B Cint,weaker PUN,靜態(tài)波形 q

4、The threshold voltage of M2 is higher than M1 due to the body effect () VTn1 = VTn0 VTn2 = VTn0 + (|2F| + Vint) - |2F|) since VSB of M2 is not zero (when VB = 0) due to the presence of Cint,設(shè)計(jì)題,Example of Inverter (Buffer),1 Cg,1 = 1,Staging CL = 64 Cg,1,N 1,f 64,tp 65,182818,Cg,1 = 1CL = 64 Cg,1341

5、5,141642.815.3,Cg,1 = 1CL = 64 Cg,1,12.8822.6tp = N tp0 (1 + f),Cg,1 = 1CL = 64 Cg,1,A compound CMOS logic gate,4選1，MUX（傳輸管實(shí)現(xiàn)）,4-to-1 multiplexor 傳輸管實(shí)現(xiàn)4選1,DCVSL與門(mén): A=X1X2，并說(shuō)明與復(fù)雜 CMOS門(mén)相比的優(yōu)缺點(diǎn) 優(yōu)點(diǎn)：PMOS管數(shù)量減小 可同時(shí)實(shí)現(xiàn)原邏輯、非邏輯 缺點(diǎn)：功耗較大， 毛刺現(xiàn)象較嚴(yán)重 同時(shí)是與門(mén)、與非門(mén)、或門(mén),Dynamic Power Consumption is Data Dependent Dynamic 2-

6、input NOR Gate Assume signal probabilities PA=1 = 1/2 PB=1 = 1/2 Then transition probability P01 = 3/4 ,靜態(tài)：3/4*1/4 只要當(dāng)輸出在上一個(gè)求值階段被放電時(shí)， 預(yù)沖階段就會(huì)發(fā)生01翻轉(zhuǎn) Switching activity can be higher in dynamic gates!,靜態(tài)門(mén)翻轉(zhuǎn)概率：P=P0*P1 (先0后1) 動(dòng)態(tài)門(mén)翻轉(zhuǎn)概率：P=P0=N0 - 2N,4輸入動(dòng)態(tài)NAND門(mén)： P(A=1)=0.2 P(B=1)=0.3 P(C=1)=0.5 P(D=1)=0.4 活動(dòng)

7、性=？,MS ET Timing Properties 假設(shè)理想CLK# 建立時(shí)間(開(kāi)關(guān)兩端邏輯穩(wěn)定，傳到Qx)： 3 * tpd_inv + tpd_tx, 傳播延遲(QMQ)（Qx與QY同時(shí)到） 保持時(shí)間(T1關(guān)斷，D和clk都經(jīng)過(guò)I1，)：,tpd_inv + tpd_tx Zero,如果沒(méi)有I1呢？,Qx,QY,時(shí)序分析,In clk,R1 D Q tclk1 tc-q, tsu, thold, tcdreg,Combinational logic tplogic, tcdlogic,R2 D Q tclk2, 理想時(shí)鐘Under ideal conditions (i.e., when,tclk1 = tclk2),T tc-q + tplogic + tsu thold tcdlogic + tcdreg,畫(huà)出6管 SRAM單元，并簡(jiǎn)述工作過(guò) 程 WL VDD,M