集成電路設(shè)計(jì)基礎(chǔ).ppt

1、集成電路設(shè)計(jì)基礎(chǔ),山東大學(xué) 信息學(xué)院 劉志軍,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),2,上次課內(nèi)容,第4章 集成電路特定工藝 4.1 引言 4.2 雙極型集成電路的基本制造工藝 4.3 MESFET工藝與HEMT工藝 4.4 CMOS集成電路的基本制造工藝 4.5 BiCMOS集成電路的基本制造工藝,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),3,本次課內(nèi)容,第5章 集成電路版圖設(shè)計(jì) 5.1 引言 5.2 版圖幾何設(shè)計(jì)規(guī)則 5.3電學(xué)設(shè)計(jì)規(guī)則 5.4布線(xiàn)規(guī)則 5.5 版圖設(shè)計(jì)及版圖驗(yàn)證,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),4,版圖(Layout) 版圖是集成電路從設(shè)計(jì)走向制造的橋梁，它包含了集成電

2、路尺寸、各層拓?fù)涠x等器件相關(guān)的物理信息數(shù)據(jù)。 集成電路制造廠(chǎng)家根據(jù)這些數(shù)據(jù)來(lái)制造掩膜。,5.1 引言,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),5,掩模圖 的作用,掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關(guān)。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),6,設(shè)計(jì)規(guī)則,由于器件的物理特性和工藝的限制，芯片上物理層的尺寸進(jìn)而版圖的設(shè)計(jì)必須遵守特定的規(guī)則。 這些規(guī)則是各集成電路制造廠(chǎng)家根據(jù)本身的工藝特點(diǎn)和技術(shù)水平而制定的。 因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),7,廠(chǎng)家提供設(shè)計(jì)規(guī)則,設(shè)計(jì)者只能根據(jù)廠(chǎng)家提供的設(shè)計(jì)規(guī)

3、則進(jìn)行版圖設(shè)計(jì)。 嚴(yán)格遵守設(shè)計(jì)規(guī)則可以極大地避免由于短路、斷路造成的電路失效和容差以及寄生效應(yīng)引起的性能劣化。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),8,5.2 版圖幾何設(shè)計(jì)規(guī)則,版圖幾何設(shè)計(jì)規(guī)則可看作是對(duì)光刻掩模版制備要求。 光刻掩模版是用來(lái)制造集成電路的。這些規(guī)則在生產(chǎn)階段中為電路的設(shè)計(jì)師和工藝工程師提供了一種必要的信息聯(lián)系。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),9,設(shè)計(jì)規(guī)則與性能和成品率之間的關(guān)系,一般來(lái)講，設(shè)計(jì)規(guī)則反映了性能和成品率之間可能的最好的折衷。 規(guī)則越保守，能工作的電路就越多(即成品率越高)。 規(guī)則越富有進(jìn)取性，則電路性能改進(jìn)的可能性也越大，這種改進(jìn)可能是以犧牲成品率為代價(jià)

4、的。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),10,版圖幾何設(shè)計(jì)規(guī)則, 從設(shè)計(jì)的觀(guān)點(diǎn)出發(fā)，設(shè)計(jì)規(guī)則可以分為三部分： （1）決定幾何特征和圖形的幾何規(guī) 定。這些規(guī)定保證各個(gè)圖形彼此 之間具有正確的關(guān)系。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),11,版圖幾何設(shè)計(jì)規(guī)則,（2）確定掩模制備和芯片制造中都 需要的一組基本圖形部件的強(qiáng) 制性要求。 （3）定義設(shè)計(jì)人員設(shè)計(jì)時(shí)所用的電 參數(shù)的范圍。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),12,版圖幾何設(shè)計(jì)規(guī)則, 有幾種方法可以用來(lái)描述設(shè)計(jì)規(guī)則。其中包括： 以微米分辨率來(lái)規(guī)定的微米規(guī)則 以特征尺寸為基準(zhǔn)的規(guī)則,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),13,版圖幾何設(shè)

5、計(jì)規(guī)則,層次 人們把設(shè)計(jì)過(guò)程抽象成若干易于處理的概念性版圖層次，這些層次代表線(xiàn)路轉(zhuǎn)換成硅芯片時(shí)所必需的掩模圖形。 下面以某種N阱的硅柵工藝為例分別介紹層次的概念。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),14,版圖幾何設(shè)計(jì)規(guī)則,NWELL硅柵的層次標(biāo)示,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),15,版圖幾何設(shè)計(jì)規(guī)則,NWELL層相關(guān)的設(shè)計(jì)規(guī)則,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),16,版圖幾何設(shè)計(jì)規(guī)則,N阱設(shè)計(jì)規(guī)則示意圖,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),17,版圖幾何設(shè)計(jì)規(guī)則,P+、N+有源區(qū)相關(guān)的設(shè)計(jì)規(guī)則列表,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),18,版圖幾何設(shè)計(jì)規(guī)則,P+、N+有源區(qū)

6、設(shè)計(jì)規(guī)則示意圖,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),19,版圖幾何設(shè)計(jì)規(guī)則,Poly相關(guān)的設(shè)計(jì)規(guī)則列表,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),20,版圖幾何設(shè)計(jì)規(guī)則,Poly相關(guān)設(shè)計(jì)規(guī)則示意圖,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),21,版圖幾何設(shè)計(jì)規(guī)則,Contact相關(guān)的設(shè)計(jì)規(guī)則列表,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),22,版圖幾何設(shè)計(jì)規(guī)則,contact設(shè)計(jì)規(guī)則示意圖,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),23,版圖幾何設(shè)計(jì)規(guī)則,Metal相關(guān)的設(shè)計(jì)規(guī)則列表,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),24,版圖幾何設(shè)計(jì)規(guī)則,Metal設(shè)計(jì)規(guī)則示意圖,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ)

7、,25,版圖幾何設(shè)計(jì)規(guī)則,Pad相關(guān)的設(shè)計(jì)規(guī)則列表,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),26,版圖幾何設(shè)計(jì)規(guī)則,Pad設(shè)計(jì)規(guī)則示意圖,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),27,版圖幾何設(shè)計(jì)規(guī)則,當(dāng)給定電路原理圖設(shè)計(jì)其版圖時(shí)，必須根據(jù)所用的工藝設(shè)計(jì)規(guī)則，時(shí)刻注意版圖同一層上以及不同層間的圖形大小及相對(duì)位置關(guān)系。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),28,反相器實(shí)例,參照上述的硅柵工藝設(shè)計(jì)規(guī)則，下圖以反相器（不針對(duì)具體的器件尺寸）為例給出了對(duì)應(yīng)版圖設(shè)計(jì)中應(yīng)該考慮的部分設(shè)計(jì)規(guī)則示意圖。 對(duì)于版圖設(shè)計(jì)初學(xué)者來(lái)說(shuō)，第一次設(shè)計(jì)就能全面考慮各種設(shè)計(jì)規(guī)則是不可能的。 為此，需要借助版圖設(shè)計(jì)工具的在線(xiàn)DR

8、C檢查功能來(lái)及時(shí)發(fā)現(xiàn)存在的問(wèn)題，具體步驟參見(jiàn)本書(shū)第十四章。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),29,反相器實(shí)例,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),30,版圖幾何設(shè)計(jì)規(guī)則,問(wèn)題討論 （1）阱的間距和間隔的規(guī)則 （2） MOS管的規(guī)則 （3） 接觸,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),31,5.3 電學(xué)設(shè)計(jì)規(guī)則, 電學(xué)設(shè)計(jì)規(guī)則給出的是將具體的工藝參數(shù)及其結(jié)果抽象出的電學(xué)參數(shù)，是電路與系統(tǒng)設(shè)計(jì)、模擬的依據(jù)。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),32,設(shè)計(jì)規(guī)則實(shí)例,下表給出一個(gè)單層金屬布線(xiàn)的P阱硅柵CMOS工藝電學(xué)設(shè)計(jì)規(guī)則的主要項(xiàng)目。 給出電學(xué)設(shè)計(jì)規(guī)則的參數(shù)名稱(chēng)以及其意義說(shuō)明，根據(jù)具體工藝

9、情況將給出具體的數(shù)值。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),33,電學(xué)設(shè)計(jì)規(guī)則描述,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),34,電學(xué)設(shè)計(jì)規(guī)則描述,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),35,電學(xué)設(shè)計(jì)規(guī)則,與上述的幾何設(shè)計(jì)規(guī)則一樣，對(duì)于不同的工藝線(xiàn)和工藝流程，數(shù)據(jù)的多少將有所不同，對(duì)于不同的要求，數(shù)據(jù)的多少也會(huì)有所差別。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),36,電學(xué)設(shè)計(jì)規(guī)則, 如果用手工設(shè)計(jì)集成電路或單元（如標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)），幾何設(shè)計(jì)規(guī)則是圖形編輯的依據(jù)，電學(xué)設(shè)計(jì)規(guī)則是分析計(jì)算的依據(jù)。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),37,電學(xué)設(shè)計(jì)規(guī)則,在VLSI設(shè)計(jì) 中采用的是計(jì)算機(jī)輔助和自動(dòng)設(shè)計(jì)

10、技術(shù)，幾何設(shè)計(jì)規(guī)則是設(shè)計(jì)系統(tǒng)生成版圖和檢查版圖錯(cuò)誤的依據(jù)，電學(xué)設(shè)計(jì)規(guī)則是設(shè)計(jì)系統(tǒng)預(yù)測(cè)電路性能（仿真）的依據(jù)。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),38,5.4布線(xiàn)規(guī)則,版圖布局布線(xiàn) 布局就是將組成集成電路的各部分合理地布置在芯片上。 布線(xiàn)就是按電路圖給出的連接關(guān)系，在版圖上布置元器件之間、各部分之間的連接。 由于這些連線(xiàn)也要有一定的芯片面積，所以在布局時(shí)就要留下必要的布線(xiàn)通道。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),39,布線(xiàn)規(guī)則,（1）電源線(xiàn)和地線(xiàn)應(yīng)盡可能地避免 用擴(kuò)散區(qū)和多晶硅走線(xiàn)，特別 是通過(guò)較大電流的那部分電源 線(xiàn)和地線(xiàn)。 （2）禁止在一條鋁走線(xiàn)的長(zhǎng)信號(hào)線(xiàn) 下平行走過(guò)另一條用多晶硅或

11、 擴(kuò)散區(qū)走線(xiàn)的長(zhǎng)信號(hào)線(xiàn)。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),40,布線(xiàn)規(guī)則,（3）壓點(diǎn)離開(kāi)芯片內(nèi)部圖形的距離 不應(yīng)少于20m，以避免芯片 鍵合時(shí)，因應(yīng)力而造成電路損 壞。 （4）布線(xiàn)層選擇。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),41,布線(xiàn)規(guī)則,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),42,5.5 版圖設(shè)計(jì)及版圖驗(yàn)證,版圖設(shè)計(jì)一般包括： 基本元器件版圖設(shè)計(jì) 布局和布線(xiàn) 版圖分析與檢驗(yàn),2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),43,版圖設(shè)計(jì)及版圖驗(yàn)證,版圖的構(gòu)成 版圖由多種基本的幾何圖形所構(gòu)成。 常見(jiàn)的幾何圖形有： 矩形（rectangle） 多邊形（polygon） 等寬線(xiàn)(path和wire

12、) 圓（circle） ?。╝rc）等。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),44,版圖設(shè)計(jì)及版圖驗(yàn)證, 版圖布局布線(xiàn) 布局就是將組成集成電路的各部分合理地布置在芯片上。布線(xiàn)就是按電路圖給出的連接關(guān)系，在版圖上布置元器件之間、各部分之間的連接。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),45,單元和單元庫(kù)的建立,在版圖設(shè)計(jì)階段，無(wú)論是全定制還是半定制版圖設(shè)計(jì)一定都會(huì)用到單元或單元庫(kù)。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),46,全定制設(shè)計(jì)方法,所謂全定制設(shè)計(jì)方法就是利用人機(jī)交互圖形系統(tǒng)，由版圖設(shè)計(jì)人員從每個(gè)半導(dǎo)體器件的圖形、尺寸開(kāi)始設(shè)計(jì)，直至整個(gè)版圖的布局布線(xiàn)。,2020/9/23,集成電路設(shè)計(jì)

13、基礎(chǔ),47,半定制設(shè)計(jì)方法,而在標(biāo)準(zhǔn)單元設(shè)計(jì)方法中，基本的電路單元(如非門(mén)、與非門(mén)、或非門(mén)、全加器、D觸發(fā)器)的版圖是預(yù)先設(shè)計(jì)好的，放在CAD工具的版圖庫(kù)中。這部分版圖不必由設(shè)計(jì)者自行設(shè)計(jì)，所以叫半定制。所以在半定制設(shè)計(jì)中常用到標(biāo)準(zhǔn)單元法。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),48,標(biāo)準(zhǔn)單元法,標(biāo)準(zhǔn)單元是一種圖形高度相等，但寬度可按設(shè)計(jì)需要自由給定的結(jié)構(gòu)。在規(guī)定高度、可變寬度范圍內(nèi)，設(shè)計(jì)者可設(shè)計(jì)多種尺寸、多種功能的元器件。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),49,標(biāo)準(zhǔn)單元庫(kù),單元庫(kù)實(shí)際包括四種符號(hào)： 符號(hào)（symbol view） 抽象圖（abstract view） 線(xiàn)路圖（schem

14、atic view） 版圖（layout view）,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),50,半定制標(biāo)準(zhǔn)單元示意圖,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),51,半定制標(biāo)準(zhǔn)單元示意圖,線(xiàn)路圖是由MOS管組成的電路圖。 符號(hào)圖是單元的邏輯符號(hào)?？捎删€(xiàn)路圖自動(dòng)生成，或從符號(hào)庫(kù)中復(fù)制。 總線(xiàn)路圖中的symbol應(yīng)與單元庫(kù)中的symbol相一致。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),52,半定制標(biāo)準(zhǔn)單元示意圖,抽象圖是把版圖中與布局布線(xiàn)有關(guān)的圖形信息抽出來(lái)而刪去其他信息所形成的圖形。 其中包括：?jiǎn)卧倪吔?、電源線(xiàn)、地線(xiàn)、N阱、硅柵、輸入/輸出的腳（PIN）等以及其他必要的信息。,2020/9/23

15、,集成電路設(shè)計(jì)基礎(chǔ),53,半定制標(biāo)準(zhǔn)單元示意圖,在布局、布線(xiàn)時(shí)，系統(tǒng)需調(diào)用此圖進(jìn)行布局、布線(xiàn)，最后再用視圖（VIEW）代替它們，即可產(chǎn)生最終的版圖。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),54,視圖（VIEW）,視圖（VIEW）是由設(shè)計(jì)人員繪制成的標(biāo)準(zhǔn)單元版圖。它們必須符合設(shè)計(jì)規(guī)則的要求，并包含必須的多個(gè)層次的圖形。 視圖除單元本身的圖形外，還應(yīng)附加必要的標(biāo)志，如Vdd、GND以及輸入、輸出端的名稱(chēng)，系統(tǒng)也把它們當(dāng)作一個(gè)層次。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),55,單元庫(kù)與工藝數(shù)據(jù),每一單元庫(kù)都應(yīng)與一定的工藝數(shù)據(jù)相聯(lián)系，這些數(shù)據(jù)放在所謂“工藝文件（Technology File)”中。

16、無(wú)論建立標(biāo)準(zhǔn)單元庫(kù)還是布局布線(xiàn)階段，都要用到Technology File?？梢源嬖谙到y(tǒng)中的隱含文件或任一指定文件中。根據(jù)需要此文件也可重新命名或進(jìn)行編輯。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),56,Technology File,Technology File包含定義設(shè)計(jì)所需的全部物理信息，包括： 各層顏色、線(xiàn)型、顯示或繪圖設(shè)備； 單層和雙層性質(zhì)； 視圖（VIEW）及其性質(zhì)； 物理設(shè)計(jì)規(guī)則； 所有器件。包括晶體管、接觸、引腳；器件可以通用，也可自定義（詳細(xì)內(nèi)容及操作方法詳見(jiàn)相關(guān)軟件使用說(shuō)明）。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),57,版圖設(shè)計(jì)中提高可靠性的措施,提高金屬化層布線(xiàn)的可靠性

17、 （1）大量的失效分析表明，因金屬化層（目前一般是A1層）通過(guò)針孔和襯底短路，且A1膜布線(xiàn)開(kāi)路造成的失效不可忽視，所以必須在設(shè)計(jì)布線(xiàn)時(shí)采取預(yù)防措施。例如盡量減少A1條覆蓋面積，采用最短A1條，并盡量將A1條布在厚氧化層（厚氧化層寄生電容也?。┥弦詼p少針孔短路的可能。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),58,版圖設(shè)計(jì)中提高可靠性的措施,（2） 防止A1條開(kāi)路的主要方法是盡少通過(guò)氧化層臺(tái)階。如果必須跨過(guò)臺(tái)階，則采取減少臺(tái)階高度和坡度的辦法。例如對(duì)于厚氧化層上的引線(xiàn)孔做尺寸大小不同的兩次光刻（先刻大孔，再刻小孔），以減小臺(tái)階坡度，如圖所示。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),59,版圖設(shè)計(jì)中

18、提高可靠性的措施,（3）為防止A1條電流密度過(guò)大造成的電遷移失效，要求設(shè)計(jì)時(shí)通過(guò)A1條的電流密度J2105A/cm2（即2mA/m2），A1條要有一定的寬度和厚度。 （4）對(duì)多層金屬布線(xiàn)，版圖設(shè)計(jì)中布線(xiàn)層數(shù)及層與層之間通道應(yīng)盡可能少。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),60,版圖設(shè)計(jì)中提高可靠性的措施,版圖設(shè)計(jì)應(yīng)考慮熱分布問(wèn)題 在整個(gè)芯片上發(fā)熱元件的布局分布要均勻，不使熱量過(guò)分集中在一角。在元件的布局上，還應(yīng)將容易受溫度影響的元件遠(yuǎn)離發(fā)熱元件布置。在必須匹配的電路中，可把對(duì)應(yīng)的元件并排配置或軸對(duì)稱(chēng)配置，以避免光刻錯(cuò)位和擴(kuò)散不勻。要注意電源線(xiàn)和地線(xiàn)的位置，這些布線(xiàn)不能太長(zhǎng)。,2020/9/2

19、3,集成電路設(shè)計(jì)基礎(chǔ),61,版圖設(shè)計(jì)中提高可靠性的措施,加強(qiáng)工藝監(jiān)控 其他措施 合理布置電源接觸孔，減小橫向電流密度和橫向電阻。 采用偽收集極。 采用保護(hù)環(huán) 。 盡可能使P阱和PMOS管的P區(qū)離得遠(yuǎn)一些。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),62,版圖驗(yàn)證,設(shè)計(jì)規(guī)則的驗(yàn)證（DRC） 設(shè)計(jì)規(guī)則的驗(yàn)證（DRC）由下述命令格式書(shū)寫(xiě)成檢查文件： 出錯(cuò)條件出錯(cuò)輸出 在運(yùn)行過(guò)程中，如果所畫(huà)版圖出現(xiàn)符合出錯(cuò)條件的情形，則執(zhí)行出錯(cuò)輸出。則此出錯(cuò)條件是由設(shè)計(jì)人員按照設(shè)計(jì)規(guī)則編寫(xiě)的。在DRC執(zhí)行過(guò)程中，計(jì)算機(jī)會(huì)自動(dòng)對(duì)照查驗(yàn)圖形和出錯(cuò)條件。 關(guān)于出錯(cuò)輸出語(yǔ)句，可以在其中列出出錯(cuò)單元的名稱(chēng)(Cell Name)及層

20、次(layName)，并寫(xiě)成：OUTPUT CellName layName。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),63,版圖驗(yàn)證,例: （1）EXTT POLYCON DIFF LT 0.7 OUTPUT E105 44 這一句意味著當(dāng)多晶硅與擴(kuò)散區(qū)包含時(shí)，在沿寬度方向的邊緣內(nèi)外間距小于0.7m時(shí)出錯(cuò)，其中T更強(qiáng)調(diào)了在間距等于0時(shí)也出錯(cuò)。“出錯(cuò)輸出”在指定44層上給出單元E105一個(gè)錯(cuò)誤標(biāo)志。 （2）WIDTH CON LT 0.6 OUTPUT E53A 44 這一句意味著接觸孔寬度0.6m小于出錯(cuò)，“出錯(cuò)輸出”在指定44層上給出單元E53A一個(gè)錯(cuò)誤標(biāo)志。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),64,版圖驗(yàn)證,版圖的電學(xué)驗(yàn)證（ERC） 除違反設(shè)計(jì)規(guī)則而造成的圖形尺寸錯(cuò)誤外，常還會(huì)發(fā)生電學(xué)錯(cuò)誤，如電源、地、某些輸入或輸出端的連接錯(cuò)誤。這就需要用ERC檢驗(yàn)步驟來(lái)加以防范。 為了進(jìn)行ERC的驗(yàn)證，首先應(yīng)在版圖中將各有關(guān)電學(xué)節(jié)點(diǎn)做出定義。如將電源、接地點(diǎn)、輸入端、輸出端分別給出“節(jié)點(diǎn)名”。,2020/9/23,集成電路設(shè)計(jì)基礎(chǔ),65,版圖驗(yàn)證,ERC檢查的主要錯(cuò)誤有如下幾種： 節(jié)點(diǎn)開(kāi)路。 短路。 接觸孔浮孔。 特定區(qū)域未接觸。 不