浙大講義-專用集成電路設(shè)計基礎(chǔ)ASIC.ppt

1、專用集成電路設(shè)計技術(shù)基礎(chǔ),【美】Micheal john sebastian smith 著 虞惠華 湯庭鰲等譯 電子工業(yè)出版社,國外電子與通信教材系列,課程講授者： 沈相國，霍明旭 信電系微電子教研室 聯(lián)系電話：87951705 Email: 授課主要對象：信電系02級本科生,課程簡介： 專用集成電路教程共有17章，從淺到深全面地介紹了專用集成電路的設(shè)計方法和過程，是學(xué)習(xí)ASIC設(shè)計方法比較合適的教材。但由于本課程的課時有限，無法全面對該教材的內(nèi)容作系統(tǒng)介紹。因此，對整本教程的內(nèi)容進(jìn)行選擇和取舍，根據(jù)專業(yè)方向和學(xué)時限制，選擇了第一、二、三章全部，第九、十一、十三、十四章部分內(nèi)容組成專用集成電

2、路設(shè)計基礎(chǔ)作為本課程的教學(xué)內(nèi)容。 希望通過本課程的學(xué)習(xí)，使非微電子專業(yè)的同學(xué)對ASIC的設(shè)計方法有一個基本的認(rèn)識。為今后從事與該方向相關(guān)的工作打下一個基礎(chǔ)。,課程主要內(nèi)容和章節(jié)： 第一章 ASIC緒論 (PP1-24） 第二章 CMOS邏輯 (PP28-80) 第三章 ASIC庫設(shè)計 (PP84-118) 第九章 低層次設(shè)計輸入 (PP229-241) 第十一章 Verilog HDL (PP346-408) 第十三章 仿真 (PP479-531) 第十四章 測試 (PP536-599）,第一次課2005年5月11日下午 紫金港西2312教室 第一章 ASIC概述 1.1 緒論： 專用集成電路

3、ASIC（Application Specific Integrated Circuits）技術(shù)是在集成電路發(fā)展的基礎(chǔ)上，結(jié)合電路和系統(tǒng)的設(shè)計方法，利用ICCAD/EAD/ESDA等計算機輔助技術(shù)和設(shè)計工具，發(fā)展而來的一種把實用用電路或電路系統(tǒng)集成化的設(shè)計方法。 定義：將某種特定應(yīng)用電路或電路系統(tǒng)用集成電路的設(shè)計方法制造到一片半導(dǎo)體芯片上的技術(shù)稱為ASIC技術(shù)。 特點：體積小，成本低，性能優(yōu)，可靠性高，保密性強，產(chǎn)品綜合性能和競爭力好。,1.1.1 集成電路的發(fā)展歷程 1947年12月Bell實驗室肖克萊、巴丁、布拉頓發(fā)明了第一只點接觸金鍺晶體管，1950年肖克萊、斯帕克斯、迪爾發(fā)明單晶鍺NP

4、N結(jié)型晶體管。 52年5月英國皇家研究所的達(dá)默提出集成電路的設(shè)想。 58年德克薩斯儀器公司基爾比為首的小組研制出第一塊由12個器件組成的相移振蕩和觸發(fā)器集成電路。 這就是世界上最早的集成電路，也就是現(xiàn)代集成電路的雛形或先驅(qū)。,集成電路的發(fā)展除了物理原理外還得益于許多新工藝的發(fā)明： 50年美國人奧爾和肖克萊發(fā)明的離子注入工藝； 56年美國人富勒發(fā)明的擴散工藝； 60年盧爾和克里斯坦森發(fā)明的外延生長工藝； 60年kang和Atalla研制出第一個硅MOS管； 70年斯皮勒和卡斯特蘭尼發(fā)明的光刻工藝等等，使晶體管從點接觸結(jié)構(gòu)向平面結(jié)構(gòu)過渡并給集成電路工藝提供了基本的技術(shù)支持。因此，從70年代開始，第

5、一代集成電路才開始發(fā)展并迅速成熟。 此后40多年來，IC經(jīng)歷了從SSI(Small Scale ntegreted)-MSI-LSI-VLSI-ULSI的發(fā)展歷程?，F(xiàn)在的IC工藝已經(jīng)接近半導(dǎo)體器件的極限工藝。以CMOS數(shù)字IC為例，在不同發(fā)展階段的特征參數(shù)見表11。,表1-1 集成電路不同發(fā)展階段的特征參數(shù)主要特征,1.1.2集成電路的分類 可以按器件結(jié)構(gòu)類型、集成電路規(guī)模、使用基片材料、電路功能以及應(yīng)用領(lǐng)域等方法劃分。 雙極型 TTL ECL NMOS 單片IC MOS型 PMOS CMOS BiCMOS 按結(jié)構(gòu)分類 BiMOS BiCMOS 混合IC 厚膜混合IC 薄膜混合IC,按規(guī)模分類

6、 SSI/MSI/LSI/VLSI/ULSI/GSI 組合邏輯電路 數(shù)字電路 時序邏輯電路 按功能分類 模擬電路 線性電路 非線性電路 數(shù)?；旌想娐?1.1.3 ASIC的設(shè)計手段 一、設(shè)計手段的演變過程 IC的設(shè)計方法和手段經(jīng)歷了幾十年的發(fā)展演變，從最初的全手工設(shè)計發(fā)展到現(xiàn)在先進(jìn)的可以全自動實現(xiàn)的過程。這也是近幾十年來科學(xué)技術(shù)，尤其是電子信息技術(shù)發(fā)展的結(jié)果。從設(shè)計手段演變的過程劃分，設(shè)計手段經(jīng)歷了手工設(shè)計、計算機輔助設(shè)計（ICCAD）、電子設(shè)計自動化EDA、電子系統(tǒng)設(shè)計自動化ESDA以及用戶現(xiàn)場可編程器階段。,1原始手工設(shè)計： 設(shè)計過程全部由手工操作，從設(shè)計原理圖，硬件電路模擬，到每個元器件

7、單元的集成電路版圖設(shè)計，布局布線直到最后得到一套集成電路掩膜版，全部由人工完成。 設(shè)計流程為：設(shè)計原理圖，硬件電路，電路模擬，元器件版圖設(shè)計，版圖布局布線，（分層剝離，刻紅膜，初縮精縮，分步重復(fù)）制版，流片，成品。,2計算機輔助設(shè)計： 從70年代初開始，起初僅僅能夠用個人計算機輔助輸入原理圖，接著出現(xiàn)SPICE電路模擬軟件，逐漸開始ICCAD的發(fā)展，后來越來越多的計算機輔助設(shè)計軟件，越來越強的計算機輔助設(shè)計功能，不但提供了先進(jìn)的設(shè)計方法和手段，更推動ICCAD技術(shù)向自動化設(shè)計發(fā)展。初期的ICCAD功能較少，只能對某些功能進(jìn)行輔助設(shè)計，現(xiàn)在利用計算機輔助設(shè)計可以實現(xiàn)的功能大致包括：電路或系統(tǒng)設(shè)計

8、，邏輯設(shè)計，邏輯、時序、電路模擬，版圖設(shè)計，版圖編輯，反向提取，規(guī)則檢查等等。,3用計算機輔助工程CAE的電子設(shè)計自動化EDA： CEA配備了成套IC設(shè)計軟件，為IC設(shè)計提供了完備、統(tǒng)一、高效的工作平臺。使利用EDA設(shè)計LSI和VLSI成為可能。ICCAD和EDA以及半導(dǎo)體集成電路技術(shù)的發(fā)展使IC設(shè)計發(fā)生兩個質(zhì)的飛躍： （1）版圖設(shè)計方面：除了傳統(tǒng)的人機交互式方法對全定制版圖進(jìn)行編輯、繪圖外，定制，半定制設(shè)計思想的確立使自動半自動布局成為可能。 （2）邏輯設(shè)計方面：邏輯綜合軟件的開發(fā)，使系統(tǒng)設(shè)計者只要用硬件描述語言（如VHDL語言）給出系統(tǒng)行為級的功能描述，就可以由計算機邏輯綜合軟件處理，得到

9、邏輯電路圖或網(wǎng)表，優(yōu)化了邏輯設(shè)計結(jié)果。 EDA設(shè)計流程：系統(tǒng)設(shè)計，功能模擬，邏輯綜合，時序模擬，版圖綜合，后模擬。,4電子系統(tǒng)設(shè)計自動化ESDA ESDA的目的是為設(shè)計人員提供進(jìn)行系統(tǒng)級設(shè)計的分析手段，進(jìn)而完成系統(tǒng)級自動化設(shè)計，最終實現(xiàn)SOC芯片系統(tǒng)。但ESDA仍處于發(fā)展和完善階段，尚需解決建立系統(tǒng)級仿真庫和實現(xiàn)不同仿真工具的協(xié)同模擬。 利用ESDA工具完成功能分析后，再用行為級綜合工具將其自動轉(zhuǎn)化成可綜合的寄存器級RTL的HDL描述，最后就可以由EDA工具實現(xiàn)最終的芯片設(shè)計。 ESDA的流程：系統(tǒng)設(shè)計，行為級模擬，功能模擬，邏輯綜合，時序模擬，版圖綜合，后模擬。然后由生產(chǎn)廠家制版，流片，成品

10、。,5可編程器件的ASIC設(shè)計 可編程ASIC是專用集成電路發(fā)展的另一個有特色的分支，它主要利用可編程的集成電路如PROM,GAL,PLD,CPLD,FPGA等可編程電路或邏輯陣列編程，得到ASIC。其主要特點是直接提供軟件設(shè)計編程，完成ASIC電路功能，不需要再通過集成電路工藝線加工。 可編程器件的ASIC設(shè)計種類較多，可以適應(yīng)不同的需求。其中的PLD和FPGA是用得比較普遍得可編程器件。適合于短開發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計。尤其適合于從事電子系統(tǒng)設(shè)計的工程人員利用EDA工具進(jìn)行ASIC設(shè)計。,1.2 ASIC設(shè)計方法： 集成電路制作在只有幾百微米厚的原形硅片上，每個硅片可

11、以容納數(shù)百甚至成千上萬個管芯。集成電路中的晶體管和連線視其復(fù)雜程度可以由許多層構(gòu)成，目前最復(fù)雜的工藝大約由6層位于硅片內(nèi)部的擴散層或離子注入層，以及6層位于硅片表面的連線層組成。 就設(shè)計方法而言，設(shè)計集成電路的方法可以分為全定制、半定制和可編程IC設(shè)計三種方式。,1.2.1全定制設(shè)計簡述 全定制ASIC是利用集成電路的最基本設(shè)計方法（不使用現(xiàn)有庫單元），對集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計方法。全定制設(shè)計可以實現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)?；旌想娐芬约皩λ俣?、功耗、管芯面積、其它器件特性（如線性度、對稱性、電流容量、耐壓等）有特

12、殊要求的場合；或者在沒有現(xiàn)成元件庫的場合。 特點：精工細(xì)作，設(shè)計要求高、周期長，設(shè)計成本昂貴。 由于單元庫和功能模塊電路越加成熟，全定制設(shè)計的方法漸漸被半定制方法所取代。在現(xiàn)在的IC設(shè)計中，整個電路均采用全定制設(shè)計的現(xiàn)象越來越少。,全定制設(shè)計要求： 全定制設(shè)計要考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。 需要經(jīng)驗和技巧，掌握各種設(shè)計規(guī)則和方法,一般由專業(yè)微電子IC設(shè)計人員完成； 常規(guī)設(shè)計可以借鑒以往的設(shè)計，部分器件需要根據(jù)電特性單獨設(shè)計； 布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計

13、原則設(shè)計版圖。 版圖設(shè)計與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計版圖和工藝。,1.2.2.半定制設(shè)計方法簡述 半定制設(shè)計方法又分成基于標(biāo)準(zhǔn)單元的設(shè)計方法和基于門陣列的設(shè)計方法。 基于標(biāo)準(zhǔn)單元的設(shè)計方法是：將預(yù)先設(shè)計好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如與門，或門，多路開關(guān)，觸發(fā)器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計好的大型單元一起組成ASIC?；跇?biāo)準(zhǔn)單元的ASIC又稱為CBIC(Cell based IC)。 基于門陣列的設(shè)計方法是在預(yù)先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設(shè)計。 半定制主要適合于開發(fā)周期短，低開發(fā)成本、投資、風(fēng)險小的小批量數(shù)字

14、電路設(shè)計。,1.2.3 基于標(biāo)準(zhǔn)單元的設(shè)計方法 該方法采用預(yù)先設(shè)計好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如門電路、多路開關(guān)、觸發(fā)器、時鐘發(fā)生器等，將它們按照某種特定的規(guī)則排列成陣列，做成半導(dǎo)體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。 單元庫中所有的標(biāo)準(zhǔn)單元均采用定制方法預(yù)先設(shè)計，如同搭積木或砌墻一樣拼接起來，通常按照等高不等寬的原則排列，留出寬度可調(diào)的布線通道。,CBIC的主要優(yōu)、缺點： 用預(yù)先設(shè)計、預(yù)先測試、預(yù)定特性的標(biāo)準(zhǔn)單元庫，省時、省錢、少風(fēng)險地完成ASIC設(shè)計任務(wù)。 設(shè)計人員只需確定標(biāo)準(zhǔn)單元的布局以及CBIC中的互連。 標(biāo)準(zhǔn)單元可以置放于芯片的任

15、何位置。 所有掩膜層是定制的； 可內(nèi)嵌定制的功能單元； 制造周期較短，開發(fā)成本不是太高。 需要花錢購買或自己設(shè)計標(biāo)準(zhǔn)單元庫； 要花較多的時間進(jìn)行掩膜層的互連設(shè)計。 具有一個標(biāo)準(zhǔn)單元區(qū)與4個固定功能塊的基于單元的ASIC示意圖見圖1.2。,CBIC的設(shè)計和版圖規(guī)則： 版心面積較小，無冗余元件，但建庫工作量大， 所有掩膜層需定制，晶體管和互連由定制方法連接；可以內(nèi)嵌定制的功能塊；制造周期較短。 標(biāo)準(zhǔn)單元的版圖結(jié)構(gòu)見圖1.3，兩層金屬的布局及布線見圖1.4。單元按等高不等寬的方式排列成行，行間留出布線通道，金屬1和金屬2采取互相垂直運行。上方和下方的最底層金屬分別為VDD和GAN(VSS)。在n阱區(qū)

16、內(nèi)進(jìn)行P擴散形成P溝MOS器件，在P阱區(qū)擴散N型N形成MOS器件。MOS器件的源漏之間采用金屬柵或者多晶柵。源、漏（柵）開引線孔，經(jīng)金屬線互連構(gòu)成電路。各單元與其它單元之間通過中心連接點的引線孔連接。 在采用多層金屬的結(jié)構(gòu)中，金屬層之間的連接也是通過特定的過孔實現(xiàn)。,圖1.3 標(biāo)準(zhǔn)單元的版圖結(jié)構(gòu),1.2.4 基于門陣列的ASIC 門陣列是將晶體管作為最小單元重復(fù)排列組成基本陣列，做成半導(dǎo)體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。用門陣列設(shè)計的ASIC中，只有上面幾層用作晶體管互連的金屬層由設(shè)計人員用全定制掩膜方法確定，這類門陣列稱為掩膜式門陣列

17、MGA（masked gate array）。 門陣列中的邏輯單元稱為宏單元，其中每個邏輯單元的基本單元版圖相同，只有單元內(nèi)以及單元之間的互連是定制的?？蛻粼O(shè)計人員可以從門陣列單元庫中選擇預(yù)先設(shè)計和預(yù)定特性邏輯單元或宏單元，進(jìn)行定制的互連設(shè)計。門陣列主要適合于開發(fā)周期短，低開發(fā)成本的小批量數(shù)字電路設(shè)計。,MGA門陣列可以分為： 通道式門陣列基本單元行與行之間留有固定的布線通道，只有互連是定制的。 無通道門陣列（門海）無預(yù)留的布線區(qū)，在門陣列掩膜層上面布線。 結(jié)構(gòu)式門陣列結(jié)合CBIC和MGA的特點，除了基本單元陣列外，還有內(nèi)嵌的定制功能模塊。芯片效率高，價格較低，設(shè)計周期短。 由于MGA的門陣基

18、本單元是固定的，不便于實現(xiàn)存儲器之類的電路。在內(nèi)嵌式門陣列中，留出一些IC區(qū)域?qū)ｉT用于實現(xiàn)特殊功能。利用該內(nèi)嵌區(qū)域可以設(shè)計存儲器模塊或其它功能電路模塊。,1.2.5.可編程ASIC 可編程邏輯器件（PLD，programable logic device）是一類標(biāo)準(zhǔn)的通用IC，對這類器件編程也可以實現(xiàn)ASIC功能。 可編程邏輯器件的特點是： 無定制掩膜層或邏輯單元 設(shè)計周期短 單獨的大塊可編程互連 由可編程陣列邏輯，觸發(fā)器或鎖存器組成邏輯宏單元矩陣。 適合于短開發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計。尤其適合于從事電子系統(tǒng)設(shè)計的工程人員利用EDA工具進(jìn)行ASIC設(shè)計。,常用可編程器件類型

19、： 各類可編程只讀存儲器PROM（programable read-only memory）； 通用陣列邏輯GAL（generic array logic） 可編程邏輯陣列PLA（programable logic array）,由固定“或”陣列和可編程“與”陣列組成，熔絲型。 可編程陣列邏輯PAL （programable array logic）,由固定“與”陣列和可編程“或”陣列組成，有熔絲型和可擦寫。 可編程邏輯器件PLD（programable logic device）和復(fù)雜的可編程邏輯器件CPLD。適合于短開發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計。尤其適合于從事電子系統(tǒng)設(shè)計

20、的工程人員利用EDA工具進(jìn)行ASIC設(shè)計。,1.2.6 現(xiàn)場可編程門陣列FPGA FPGA比PLD更大、更復(fù)雜，并具有現(xiàn)場可編程特性。其基本特點： 無定制掩膜層 基本邏輯單元和互連采用編程的方法實現(xiàn) 核心電路是規(guī)則的可編程基本邏輯單元陣列，可以實現(xiàn)組合邏輯和時序邏輯 基本邏輯單元被可編程互連矩陣包圍 可編程I/O單元圍繞著核心電路 設(shè)計的ASIC一般都有冗余問題 設(shè)計周期很短 ，但單片電路價格較高 FPGA具有不同容量的系列產(chǎn)品，容量有萬門級、十萬門級、百萬門級等多種。,1.3 設(shè)計流程圖例（P12圖1.10） ASIC設(shè)計流程是指從電路輸入到完成版圖設(shè)計直到完成后仿真的整個過程： 1.設(shè)計輸

21、入 采用硬件描述語言（HDL）或電路圖的輸入方式輸入電路原理圖； 2. 邏輯綜合采用HDL和邏輯綜合工具產(chǎn)生網(wǎng)表，說明各邏輯單元的連接關(guān)系。 3. 系統(tǒng)劃分將大系統(tǒng)劃分成若干個ASIC模塊。 4. 布圖前仿真檢查設(shè)計功能是否正確。 5. 布圖規(guī)則在芯片上排列網(wǎng)表的模塊。 6. 布局決定模塊中單元的位置。 7. 布線單元與模塊之間連線。 8. 提取確定互連的電阻和電容。 9. 布圖后仿真檢查加上互連線負(fù)載后的電路設(shè)計效果。,1.4 ASIC成本評述 5月13日課程內(nèi)容 IC設(shè)計需要根據(jù)電路功能和性能要求，選擇電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計規(guī)則，盡量減小芯片面積、降低設(shè)計成本、縮短設(shè)計周期，最

22、終設(shè)計出正確、合理的掩膜版圖，通過制版和工藝流片得到所需的集成電路。 從經(jīng)濟學(xué)的角度看，ASIC的設(shè)計要求是在盡可能短的設(shè)計周期內(nèi)，以最低的設(shè)計成本獲得成功的ASIC產(chǎn)品。 但是，由于ASIC的設(shè)計方法不同，其設(shè)計成本也不同。,全定制設(shè)計周期最長，設(shè)計成本貴，設(shè)計費用最高，適合于批量很大或者對產(chǎn)品成本不計較的場合。 半定制的設(shè)計成本低于全定制，但高于可編程ASIC，適合于有較大批量的ASIC設(shè)計。 用FPGA設(shè)計ASIC的設(shè)計成本最低，但芯片價格最高，適合于小批量ASIC產(chǎn)品。 現(xiàn)在的大部分ASIC設(shè)計都是以半定制和FPGA形式完成的，所以我們僅就具有可比性的FPGA、MGA和CBIC的設(shè)計成

23、本進(jìn)行比較、分析。,1.4.1 ASIC工藝成本比較 半定制和FPGA可編程ASIC設(shè)計的元件成本比較： CBIC元件成本 MGA FPGA 按照一般的工藝規(guī)則，實現(xiàn)相同功能的FPGA的每門價格一般是MGA和CBIC價格的25倍。 但是半定制ASIC必須以數(shù)量取勝，否者，其設(shè)計成本要遠(yuǎn)遠(yuǎn)大于FPGA的設(shè)計成本。ASIC設(shè)計生產(chǎn)不單單要考慮元件成本，ASIC元件的批量大小、生產(chǎn)周期的長短，產(chǎn)品利潤、產(chǎn)品壽命等等因素，也是決定采取哪種設(shè)計方法、生產(chǎn)工藝和成本限制的重要因素。,1.4.2 產(chǎn)品成本 任何產(chǎn)品的總成本可以分成固定成本和可變成本： 總成本產(chǎn)品固定成本產(chǎn)品可變成本售出量 固定成本與銷售量無

24、關(guān)，但分?jǐn)偟矫總€售出產(chǎn)品的固定成本隨銷售量的增長而下降。 CBIC需要進(jìn)行版圖設(shè)計和流片，其固定成本較高，但一般批量較大，由于采取無冗余設(shè)計，芯片利用率高，攤到每個元件的成本較低； MGA只要進(jìn)行掩膜互連設(shè)計和流片，有一定批量，但芯片利用率不高，存在一定的冗余，固定成本居中，每個產(chǎn)品的成本也居中； FPGA不需掩膜工藝，固定成本最低，但批量小，攤到每個元件的成本最高。,由于MGA和CBIC的固定成本比較高，當(dāng)銷售量比較低時，MGA和CBIC的成本比FPGA高；當(dāng)其數(shù)量增加到盈虧平衡點時，兩者的成本相等。FPGA和MGA之間的盈虧平衡點的元件數(shù)量大約是2000個，F(xiàn)PGA和CBIC之間達(dá)到盈虧平

25、衡點的元件數(shù)約是4000個，MGA和CBIC之間盈虧平衡點所需的時間約為20000個。 FPGA、MGA、CBIC之間的盈虧平衡點以及元件成本見圖1.11。,1.4.3 ASIC固定成本（P15圖1.12） ASIC固定成本包括工程師培訓(xùn)費和設(shè)計費（包括硬件、軟件、電路設(shè)計、可測性設(shè)計、掩膜、仿真、測試程序）等。 FPGA的固定成本最低：通常利用比較簡單的EDA工具和FPGA系統(tǒng)仿真軟件等，就可以由設(shè)計人員在普通計算機工作機房完成最終ASIC產(chǎn)品。 用MGA和CBIC方法實現(xiàn)的ASIC，除了需要一整套比較昂貴的EDA系統(tǒng)和仿真軟件外，設(shè)計人員還要完成較復(fù)雜的系統(tǒng)設(shè)計、仿真、測試等工作，還要支付一次性工程費用NRE。需要支付掩膜成本、芯片生產(chǎn)、測試、封裝等費用。其設(shè)計難度、周期、成本均大于FPGA。,MGA和CBIC方式 ASIC設(shè)計周期基本上可以界定為從著手設(shè)計到完成ASIC版圖設(shè)計和后模擬的過程。 而掩膜ASIC產(chǎn)品周期還應(yīng)