《FPGA設(shè)計(jì)與應(yīng)用》實(shí)驗(yàn)指導(dǎo)書全(Verilog版)

1、FPGA設(shè)計(jì)與應(yīng)用實(shí)驗(yàn)指導(dǎo)書某某編武漢理工大學(xué)華夏學(xué)院2011年9月1序言一、實(shí)驗(yàn)課目的數(shù)字電路與系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)課是電子工程類專業(yè)講課中重要的實(shí)踐環(huán)節(jié)，包含了ISE開發(fā)環(huán)境基本操作及FPGA的基根源理、基帶傳輸系統(tǒng)的設(shè)計(jì)、Uart串口控制器電路的設(shè)計(jì)、PS/2接口的設(shè)計(jì)、VGA顯示接口設(shè)計(jì)。要修業(yè)生經(jīng)過實(shí)驗(yàn)學(xué)會(huì)正確使用EDA技術(shù)，掌握FPGA器件的開發(fā)，熟練使用ISE開發(fā)環(huán)境，掌握Verilog語言的編程，掌握數(shù)字電路和系統(tǒng)的設(shè)計(jì)。經(jīng)過實(shí)驗(yàn)，使學(xué)生加深對(duì)講堂專業(yè)講課內(nèi)容的理解，培育學(xué)生理論聯(lián)系實(shí)質(zhì)的能力，腳扎實(shí)地，謹(jǐn)慎的科學(xué)作風(fēng)，使學(xué)生經(jīng)過實(shí)驗(yàn)結(jié)果，利用所學(xué)的理論去剖析研究EDA技術(shù)。培育學(xué)生使

2、用Basys2開發(fā)板的能力以及運(yùn)用實(shí)驗(yàn)方法解決實(shí)指責(zé)題的能力。二、實(shí)驗(yàn)要求：課前預(yù)習(xí)仔細(xì)閱讀實(shí)驗(yàn)指導(dǎo)書，認(rèn)識(shí)實(shí)驗(yàn)內(nèi)容；仔細(xì)閱讀有關(guān)實(shí)驗(yàn)的理論知識(shí)；讀懂程序代碼。實(shí)驗(yàn)過程準(zhǔn)時(shí)到達(dá)實(shí)驗(yàn)室；仔傾聽取老師對(duì)實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)要求的解說；仔細(xì)進(jìn)行實(shí)驗(yàn)的每一步，察看程序代碼與仿真結(jié)果能否切合；將實(shí)驗(yàn)過程中程序代碼和仿真結(jié)果提交給老師審察；做完實(shí)驗(yàn)后，整理實(shí)驗(yàn)設(shè)施，封閉實(shí)驗(yàn)開發(fā)板電源、電腦電源后方可走開。實(shí)驗(yàn)報(bào)告按要求仔細(xì)填寫實(shí)驗(yàn)報(bào)告書；仔細(xì)剖析實(shí)驗(yàn)結(jié)果；準(zhǔn)時(shí)將實(shí)驗(yàn)報(bào)告交給老師批閱。2三、實(shí)驗(yàn)學(xué)生守則1保持室內(nèi)整齊，禁止各處吐痰、禁止亂丟雜物、禁止高聲喧華、禁止抽煙、禁止吃東西；珍愛公事，不得在實(shí)驗(yàn)桌及墻壁上書

3、寫刻畫，不得私自刪除電腦里面的文件；安全用電，禁止涉及任何帶電體的裸露部分，禁止帶電接線和拆線；任何規(guī)章或不按老師要求操作造成儀器設(shè)施破壞須講價(jià)補(bǔ)償。3目錄Uart4PS/228VGA30basys2364實(shí)驗(yàn)一Uart串口控制接口電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康恼莆辗诸l模塊的設(shè)計(jì)方法。掌握并/串模塊的設(shè)計(jì)方法。掌握串/并模塊的設(shè)計(jì)方法。掌握發(fā)送模塊的設(shè)計(jì)方法。掌握接收模塊的設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容及基根源理通用異步收發(fā)器是一種通用串行數(shù)據(jù)總線，用于異步通訊。該總線雙向通訊，可以實(shí)現(xiàn)全雙工傳輸和接收。它是一種應(yīng)用特別寬泛的短距離串行傳輸接口，主要應(yīng)用于短距離、低速低成本的微機(jī)與下位機(jī)的實(shí)時(shí)通訊中，可是這種

4、芯片自己已經(jīng)相當(dāng)復(fù)雜，有的甚至含有很多協(xié)助的功能模塊（如FIFO），可是實(shí)質(zhì)應(yīng)用中經(jīng)常不需要使用這樣圓滿的UART的功能以及這些協(xié)助功能。本設(shè)計(jì)要求以Verilog語言進(jìn)行鑒于FPGA的硬件邏輯設(shè)計(jì)，利用ISE進(jìn)行控制器的設(shè)計(jì)，用C#實(shí)現(xiàn)上位機(jī)串口通訊軟件的設(shè)計(jì)。說明：一幀數(shù)據(jù)分為4個(gè)部分S:初步位（一般為0）d7:0:數(shù)據(jù)位（長度68bit）PB:校驗(yàn)位（可選）P:停止位1（1、1.5或2bit）5本設(shè)計(jì)要修業(yè)生設(shè)計(jì)一個(gè)串行通訊控制器，要求知足的功能要求以下：1）利用FPGA設(shè)計(jì)串行通訊發(fā)射模塊。2）利用FPGA設(shè)計(jì)串行通訊接收模塊。3）利用C#設(shè)計(jì)上位機(jī)軟件，顯示接收的數(shù)據(jù)。三、實(shí)驗(yàn)步驟新

5、建一個(gè)工程，命名為uart.xise。新建一個(gè)Verilog源文件，命名為uart.v,編寫源文件,實(shí)現(xiàn)加法器功能。綜合新建一個(gè)測(cè)試文件，命名為test.v，編寫測(cè)試文件進(jìn)行波形仿真。新建一個(gè)拘束文件，命名為uart.ucf。實(shí)現(xiàn)生成編程文件下載功能測(cè)試四、主要儀器和設(shè)施主要儀器和設(shè)施：計(jì)算機(jī)，Basys2開發(fā)板。五、實(shí)驗(yàn)報(bào)告要求寫出設(shè)計(jì)思想及框圖62.簡述設(shè)計(jì)步驟和調(diào)試過程。包含整體電路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì)，以及在ISE上達(dá)成的設(shè)計(jì)和仿真。有關(guān)文檔包含：Verilog語言的源代碼（程序要有詳確的說明和功能說明）、引腳分派的拘束文件、考證設(shè)計(jì)功能等設(shè)計(jì)的全部文檔與調(diào)試的結(jié)果。寫出結(jié)論及心得意會(huì)。

6、依據(jù)實(shí)驗(yàn)報(bào)告模板，撰寫實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告各項(xiàng)內(nèi)容都要填好，不可以以空缺。源代碼和圖可以打印，其余內(nèi)容手寫。7實(shí)驗(yàn)二ps2鍵盤接口電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康恼莆辗诸l模塊的設(shè)計(jì)方法。掌握發(fā)送模塊的設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容及基根源理ps2是常有的AT鍵盤或鼠標(biāo)的接口，本設(shè)計(jì)不合用于USB鍵盤或許已裁汰的XT鍵盤。鍵盤上帶有自己的微辦理器，它不停地掃描按鍵輸入，并把結(jié)果發(fā)送給接口。關(guān)于一個(gè)ps2鍵盤來說，可以經(jīng)過掃描碼來鑒識(shí)按鍵輸入。掃描碼與物理按鍵有關(guān)系。所以，鍵盤中左shift鍵和右shift鍵擁有不同樣樣的掃描碼。當(dāng)你按下鍵盤上一個(gè)按鍵時(shí)，Make掃描碼被發(fā)送到ps2接口；當(dāng)開釋按鍵時(shí)候，Break掃

7、描編碼被發(fā)送到ps2接口。下表給出了鍵盤上全部按鍵的Make和Break掃描編碼。對(duì)全部的字母和數(shù)字來說，Make掃描編碼是一個(gè)單字節(jié)，而其Break掃描編碼則是在同樣的單字節(jié)前面加上F0。有些按鍵擁有兩字節(jié)的Make掃描編碼，它們以E0位指引。注意：按鍵PrnScrn和Pause特別特別，它們分別有4個(gè)和8個(gè)字節(jié)的掃描編碼。鍵盤中的掃描編碼和鍵值的ASCII碼沒有任何聯(lián)系。我們知道一個(gè)字母的大小寫形式對(duì)應(yīng)不同樣樣的ASICC碼。而鍵盤上為劃分大小寫輸入，必然使用shift鍵，按后按下A鍵，此后挨次松開A鍵和shift鍵。從上表我們知道，在這一過程中，我們向ps2接口發(fā)送了以下字節(jié)：121CF

8、01CF0128當(dāng)我們按住一個(gè)按鍵不放時(shí)，鍵盤的重復(fù)按鍵系統(tǒng)將啟動(dòng)。在等待了大概0.251.00的重復(fù)按鍵延時(shí)后，鍵盤將連續(xù)發(fā)送按鍵的Make掃描編碼，以每秒230個(gè)字符的速率輸出字符。本實(shí)驗(yàn)只從設(shè)施讀取數(shù)據(jù)而不發(fā)送任何命令給設(shè)施。所以，不需要使用三態(tài)門。可是，我們需要對(duì)鍵盤輸入的數(shù)據(jù)和時(shí)鐘進(jìn)行過濾。過濾后的數(shù)據(jù)信號(hào)將被送到兩個(gè)位的移位存放器中。注意：當(dāng)兩幀都被移位存放器存放后，第一個(gè)字節(jié)在shift28:1中，第二個(gè)字節(jié)在shift8:1中。1PD7D6D5D4D3D2D1D00shift110:01PD7D6D5D4D3D2D1D00shift210:0要求：將鍵盤接到Basys2開發(fā)板的

9、ps2接口，在鍵盤上按鍵，并將碼值在數(shù)碼管上顯示出來。輸入部分：clr按鍵：總復(fù)位，clk：為50MHZ。Ps2clk：鍵盤時(shí)鐘，Ps2data：鍵盤數(shù)據(jù)。輸出部分：a_to_g：數(shù)碼管七段sel：數(shù)碼管位選dp：小數(shù)點(diǎn)當(dāng)按下一鍵時(shí)，在鍵盤發(fā)送時(shí)鐘ps2clk的作用下，將該鍵所對(duì)應(yīng)的鍵值數(shù)據(jù)ps2data發(fā)送出去，此中第一位為初步位（低電平）；8位數(shù)據(jù)位（D0D7，低位在前）；一個(gè)奇偶校驗(yàn)位；一個(gè)停止位（高電平）。三、實(shí)驗(yàn)步驟新建一個(gè)工程，命名為ps2_key.xise。新建一個(gè)Verilog源文件，命名為ps2_key.v,編寫源文件,實(shí)現(xiàn)加法器功能。綜合新建一個(gè)測(cè)試文件，命名為test.v

10、，編寫測(cè)試文件進(jìn)行波形仿真。新建一個(gè)拘束文件，命名為ps2_key.ucf。實(shí)現(xiàn)生成編程文件下載功能測(cè)試四、主要儀器和設(shè)施主要儀器和設(shè)施：計(jì)算機(jī)，Basys2開發(fā)板。五、實(shí)驗(yàn)報(bào)告要求寫出設(shè)計(jì)思想及框圖2.簡述設(shè)計(jì)步驟和調(diào)試過程。包含整體電路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì)，以及在ISE上達(dá)成的設(shè)計(jì)和仿真。有關(guān)文檔包含：Verilog語言的源代碼（程序要有詳確的說明和功能說明）、引腳分派的拘束文件、考證設(shè)計(jì)功能等設(shè)計(jì)的全部文檔與調(diào)試的結(jié)果。寫出結(jié)論及心得意會(huì)。9依據(jù)實(shí)驗(yàn)報(bào)告模板，撰寫實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告各項(xiàng)內(nèi)容都要填好，不可以以空缺。源代碼和圖可以打印，其余內(nèi)容手寫。10實(shí)驗(yàn)三VGA顯示接口設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康恼莆?/p>

11、標(biāo)準(zhǔn)圖像的模式和時(shí)序關(guān)系。掌握VGA驅(qū)動(dòng)電路的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理VGA控制器是一個(gè)控制視頻顯示的5個(gè)信號(hào)的模塊。這些信號(hào)為行同步信號(hào)HS、場(chǎng)同步信號(hào)VS，以及基色信號(hào)R、G、B。此中，三基色信號(hào)輸出分別為紅、綠、藍(lán)三色發(fā)光極上來產(chǎn)生色彩的。屏幕上的每一個(gè)顏色點(diǎn)稱為一個(gè)像素。顯示器的顏色顯示的工作原理取決于陰極射線管和液晶顯示技術(shù)。在兩種狀況下，屏幕老是控制像素點(diǎn)從左上角開始，并從左到右、從上到下挨次逐行掃描顯示，最后到達(dá)屏幕的右下角。每一行掃描結(jié)束時(shí)，用行同步信號(hào)進(jìn)行同步；掃描達(dá)成全部的行后用途同步信號(hào)進(jìn)行同步。輸入到一個(gè)顯示器的R、G和B信號(hào)是模擬信號(hào)。可是，F(xiàn)PGA的輸出信號(hào)倒是數(shù)字信

12、號(hào)，所以需要某種D/A變換器把它轉(zhuǎn)變成模擬信號(hào)。BASYS2開發(fā)板使用一個(gè)簡單的3電阻電路把一個(gè)3位的R信號(hào)R（2:0）變換為8電平的模擬信號(hào)VR。采納近似的電路可以把一個(gè)3位的G信號(hào)G（2:0）和一個(gè)2位的B信號(hào)R（1:0）變換為相應(yīng)的模擬信號(hào)。BASYS2開發(fā)板支持8位的VGA彩色顯示-3位紅基色、3位綠基色和2位藍(lán)基色。這將產(chǎn)生256種不同樣樣的顏色。經(jīng)過對(duì)VGA顯示基本工作原理的剖析可知，要實(shí)現(xiàn)VGA顯示就要解決數(shù)據(jù)根源、數(shù)據(jù)存儲(chǔ)、時(shí)序?qū)崿F(xiàn)等問題，此中重點(diǎn)仍是怎樣實(shí)現(xiàn)VGA時(shí)序?；谙袼貢r(shí)鐘，VGA時(shí)序控制器必然產(chǎn)生HS和VS時(shí)序信號(hào)。像素時(shí)鐘定義了用于顯示一個(gè)像素信息的時(shí)間，VS信號(hào)

13、定義了顯示的刷新頻次，平時(shí)刷新頻次在50Hz到120Hz之間。給給定刷新頻次后即定義了水平掃描頻次即HS。VGA的標(biāo)準(zhǔn)參照顯示時(shí)序以以下列圖所示。行時(shí)序和幀時(shí)序都需要產(chǎn)生同步脈沖(Sync)、顯示后沿(Backporch)、顯示時(shí)序段(Displayinterval)和顯示前沿(Frontporch)四個(gè)部分。此中場(chǎng)頻定義了顯示的刷新頻次，指定場(chǎng)頻后所要掃描的行數(shù)指定了水平回掃頻次即行頻。幾種常用模式的時(shí)序參數(shù)以下表所示VGA時(shí)序參照?qǐng)D圖像模式行時(shí)序（s）場(chǎng)頻（lines）11TpwTbpTdispTfpTpwTbpTdispTfp1024*768XGA(75Hz)1.22.2130.2328

14、76811024*768XGA(60Hz)2.12.515.80.46297683800*600SVGA(60Hz)3.22.2201.04236001640*480VGA(75Hz)2.03.820.30.53164801本設(shè)計(jì)經(jīng)過外面撥動(dòng)開關(guān)SW0控制，產(chǎn)生三種模式的顯示變化。在ISE環(huán)境下用VHDL語言寫出VGA顯示器彩條信號(hào)發(fā)生器三種模式的產(chǎn)生過程，橫彩條、豎彩條、行同步、場(chǎng)同步所對(duì)應(yīng)的過程設(shè)計(jì)。以下列圖所示為VGA控制電路時(shí)序產(chǎn)生原理框圖。clkdivid模塊為分頻電路，對(duì)50MHz系統(tǒng)時(shí)鐘進(jìn)行分頻產(chǎn)生50M/7Hz的像素時(shí)鐘。VGAcontrol模塊為VGA顯示控制電路模塊，在像素

15、時(shí)鐘的驅(qū)動(dòng)下第一產(chǎn)生行頻信號(hào)，此后對(duì)行頻信號(hào)進(jìn)行分頻產(chǎn)生58Hz場(chǎng)頻信號(hào)。因?yàn)閂S與HS信號(hào)擁有嚴(yán)格的時(shí)序般配，即VS信號(hào)必然為HS信號(hào)的整數(shù)倍，以保證在場(chǎng)頻信號(hào)有效時(shí)期，可以圓滿數(shù)行的掃描，本設(shè)計(jì)利用對(duì)行頻信號(hào)進(jìn)行計(jì)數(shù)分頻來產(chǎn)生場(chǎng)頻信號(hào)。在模式控制開關(guān)的控制下，三基色信號(hào)分別在不同樣樣的模式下輸出不同樣樣的信號(hào)。下表為模式控制說明。模式開關(guān)：SW0上下?lián)軇?dòng)一次，產(chǎn)生高電平，改變顯示模式，挨次撥動(dòng)SW0，顯示模式在豎彩條模式、橫彩條模式和棋盤模式之間循環(huán)切換。豎彩條的產(chǎn)生：利用行頻產(chǎn)生計(jì)數(shù)器，分別在計(jì)數(shù)的不同樣樣時(shí)段恩賜三基色信號(hào)不同樣樣的色彩信號(hào)。比方程序中間行頻計(jì)數(shù)器029計(jì)數(shù)，當(dāng)計(jì)數(shù)器值

16、03時(shí)，三基色信號(hào)恩賜“111”；當(dāng)46計(jì)數(shù)時(shí)，三基色信號(hào)恩賜“110”，如此類推，直到計(jì)數(shù)器值2123時(shí)期恩賜三基色信號(hào)“000”，23此后進(jìn)行消隱以達(dá)成回掃過程。橫彩條的產(chǎn)生：比方場(chǎng)頻計(jì)數(shù)器0481計(jì)數(shù)，當(dāng)060計(jì)數(shù)時(shí)，三基色信號(hào)恩賜“111”；當(dāng)61120計(jì)數(shù)時(shí)，三基色信號(hào)恩賜“110”，這樣類推，直到421479時(shí)期，三基色信號(hào)恩賜“000”，479此后場(chǎng)頻信號(hào)變低，以進(jìn)行消隱，達(dá)成回掃。棋盤格式顯示的產(chǎn)生：將以上兩種狀況進(jìn)行異或，即相當(dāng)于將橫彩條和豎彩條進(jìn)行疊加即可產(chǎn)生棋盤格式顯示模式。VGA顯示控制器模式控制模式1SW0撥動(dòng)第一次豎彩條：青紅紫綠藍(lán)黃白模式2SW0撥動(dòng)第二次橫彩條：白黃青綠紫紅藍(lán)黑12模式3SW0撥動(dòng)第三次棋盤格顯示模式“一次”：若撥碼開關(guān)原始處于高電平，則撥動(dòng)一次撥碼開關(guān)指撥碼開關(guān)撥至下方后迅速回?fù)苤辽戏?，重新至于高電平地點(diǎn)。若撥碼開關(guān)原始處于低電平，撥動(dòng)一次撥動(dòng)開關(guān)指將撥碼開關(guān)撥至上方后迅速回至下方。三、實(shí)驗(yàn)步驟新建一個(gè)工程，命名為vga.xise。新建一個(gè)Verilog源文件，命名為vga.v,編寫源文件,實(shí)現(xiàn)計(jì)數(shù)功能。綜合新建一個(gè)測(cè)試文件，命名為test.v，編寫測(cè)試文件進(jìn)行波形仿真。新建一個(gè)拘束文件，命名為vga.ucf。實(shí)現(xiàn)生成編程文件下載功能測(cè)試四、主要儀器和設(shè)施