單片機(jī)驅(qū)動(dòng)CPLD的PWM正弦信號(hào)發(fā)生器設(shè)計(jì)-設(shè)計(jì)應(yīng)用

精品文檔-下載后可編輯單片機(jī)驅(qū)動(dòng)CPLD的PWM正弦信號(hào)發(fā)生器設(shè)計(jì)-設(shè)計(jì)應(yīng)用前面幾期給讀者介紹了單片機(jī)+CPLD系統(tǒng)設(shè)計(jì)，本篇繼續(xù)挖掘CPLD潛力，給出一種單片機(jī)驅(qū)動(dòng)CPLD的PWM正弦信號(hào)發(fā)生器設(shè)計(jì)，充分體現(xiàn)了CPLD的靈活多變，配合單片機(jī)控制，其妙無窮，以下方案均在Mini51板上實(shí)現(xiàn)。

脈寬調(diào)制PWM（PulseWidthModulation）是利用數(shù)字輸出信號(hào)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測量、通信到功率控制與變換的許多領(lǐng)域中。

一、PWM原理

PWM是一種對(duì)模擬信號(hào)電平進(jìn)行數(shù)字編碼的方法。通過高分辨率計(jì)數(shù)器的使用，方波的占空比被調(diào)制用來對(duì)一個(gè)具體模擬信號(hào)的電平進(jìn)行編碼。PWM信號(hào)仍然是數(shù)字的，因?yàn)樵诮o定的任何時(shí)刻，滿幅值的直流供電要么完全有（ON），要么完全無（OFF）。電壓或電流源是以一種通（ON）或斷（OFF）的重復(fù)脈沖序列被加到模擬負(fù)載上去的。通的時(shí)候即是直流供電被加到負(fù)載上的時(shí)候，斷的時(shí)候即是供電被斷開的時(shí)候。

只要帶寬足夠，任何模擬值都可以使用PWM進(jìn)行編碼。

如圖1所示，用一系列等幅不等寬的脈沖來代替一個(gè)正弦半波，正弦半波N等分，看成N個(gè)相連的脈沖序列，寬度相等，但幅值不等；用矩形脈沖代替，等幅，不等寬，中點(diǎn)重合，面積（沖量）相等，寬度按正弦規(guī)律變化。

圖1用PWM波代替正弦半波

SPWM波形——脈沖寬度按正弦規(guī)律變化而和正弦波等效的PWM波形。

二、基于CPLD的PWM方案

一個(gè)PWM發(fā)生器必須包括計(jì)數(shù)器，數(shù)據(jù)比較器，另外就是配置PWM參數(shù)的時(shí)鐘分頻寄存器和占空比寄存器，結(jié)構(gòu)框圖如圖2所示，這些電路都可以用CPLD來實(shí)現(xiàn)。

圖2PWM控制器結(jié)構(gòu)框圖

高頻時(shí)鐘信號(hào)經(jīng)分頻器驅(qū)動(dòng)計(jì)數(shù)器，計(jì)數(shù)器如圖3所示，總是從Bottom到Top的循環(huán)計(jì)數(shù)，計(jì)數(shù)器的輸出和占空比寄存器里的數(shù)據(jù)經(jīng)數(shù)據(jù)比較器比較，輸出PWM信號(hào)，當(dāng)計(jì)數(shù)器輸出小于占空比設(shè)定值時(shí)輸出低電平（0），否則輸出高電平（1），如圖3（b）（c）所示。

圖3PWM信號(hào)發(fā)生器時(shí)序波形圖

從圖中還可以看出，計(jì)數(shù)器的周期就是PWM信號(hào)的周期，通過修改占空比寄存器從而實(shí)現(xiàn)對(duì)輸出PWM信號(hào)高低電平比例控制，圖3（b）是占空比為P1的PWM輸出，圖3（c）是占空比為P2的PWM輸出，它們周期相同，高低電平的比例不同。

下面用硬件描述語言來設(shè)計(jì)CPLD的內(nèi)部電路，這里給出VerilogHDL版本的參考代碼。

moduleMini51b_PWM（P0,ALE,P27,WR,PWM）；//模塊電路命名和端口說明。

input[7:0]P0;//數(shù)據(jù)輸入接MCU數(shù)據(jù)P0口

inputALE,P27,WR;//幾個(gè)MCU讀寫控制引腳

outputPWM;//PWM信號(hào)輸出

wire[7:0]addr;//內(nèi)部地址線

reg[7:0]daPWMc,daPWMs;//定義計(jì)數(shù)器和占空比設(shè)定寄存器

reg[3:0]divPWM,divPWMc;//分頻控制變量

regPWM;//輸出鎖存器

assignaddr=ALE?P0:addr;//低八位地址鎖存

always@（negedgeWR）//在MCU寫信號(hào)有效時(shí)執(zhí)行寄存器設(shè)定

begin

case（{P27,addr[4:0]}）//根據(jù)地址選擇寄存器

6'b10_1000:daPWMs=P0;//寫帶地址的寄存器

6'b10_1001:divPWM=P0[3:0];//寫帶地址的寄存器

default:begin//其它地址則讓寄存器保持不變

daPWMs=daPWMs;

divPWM=divPWM;

end

endcase

end

always@（posedgeALE）begin//這里利用MCU的ALE做時(shí)鐘信號(hào)

if（divPWMc==divPWM）begin//與分頻系數(shù)比較

divPWMc=0;

if（daPWMc100）daPWMc=daPWMc+1;//PWM調(diào)整精度1%

elsedaPWMc=0;

if（daPWMsdaPWMc）PWM=0;//PWM發(fā)生器

elsePWM=1;

end

elsedivPWMc=divPWMc+1;//時(shí)鐘分頻

end

endmodule

關(guān)于單片機(jī)與CPLD之間的接口請(qǐng)讀者參考本刊前幾期筆者撰寫的文章。

與之對(duì)應(yīng)的MCU測試程序?yàn)椋?/p>

#includereg51.h

#includeabsacc.h

#definePWMXBYTE[0xffe8]

#defineDIVXBYTE[0xffe9]

voidmain（）

{

DIV=15;//PWM信號(hào)頻率計(jì)算晶振22.1184M/6/100/

（DIV+1）=2.30K（實(shí)測2.281K）

PWM=50;//設(shè)定占空比50%，前面計(jì)數(shù)器范圍為0~99

while（1）;

}

執(zhí)行單片機(jī)程序，選擇不同的分頻系數(shù)和占空比值，從CPLD的引腳輸出PWM信號(hào)示波器截圖如圖4所示。

圖4不同占空比的PWM信號(hào)示波器截圖

三、SPWM

如果將占空比按正弦規(guī)律隨著時(shí)間變化，就可以得到正弦調(diào)制的PWM信號(hào)，也就是SPWM。如圖5所示，該信號(hào)經(jīng)過阻容濾波可以得到正弦模擬信號(hào)，這里的運(yùn)放做電壓跟隨器用，對(duì)信號(hào)驅(qū)動(dòng)能力進(jìn)行放大。實(shí)際得到的正弦信號(hào)示波器截圖效果如圖6所示。

圖5SPWM阻容濾波電路

圖6正弦信號(hào)示波器截圖

正弦信號(hào)發(fā)生器MCU演示程序：

#includereg51.h

#includeabsacc.h

#definePWMXBYTE[0xffe8]

unsignedcharcodesine_dot[32]={49,59,68,77,84,90,95,98,99,98,95,90,84,77,68,59,49,40,30,22,14,8,4,1,0,1,4,8,14,22,30,40};//正弦表

voidmain（）

{

unsignedchari=0;

while（1）{

PWM=sine_dot[i];

i=（i++）0x1f;

}//如果要嚴(yán)格控制SPWM的周期，這里的while循環(huán)請(qǐng)用定時(shí)器來驅(qū)動(dòng)

}

四、三路相位差正弦信號(hào)發(fā)生器

對(duì)CPLD改進(jìn)設(shè)計(jì)，很容易實(shí)現(xiàn)多路PWM輸出。

例如設(shè)計(jì)具有相位差的三相正弦信號(hào)，CPLD電路VerilogHDL程序如下：

moduleMini51b_PWM（P0,ALE,P27,WR,PWM）；

input[7:0]P0;

inputALE,P27,WR;

output[2:0]PWM;

wire[3:0]addr;

reg[7:0]daPWMc;

reg[7:0]daPWMs0,daPWMs1,daPWMs2;

reg[2:0]PWM;

wireclk,nclk,a,b,c,d;

assignaddr=（ALE）？P0[3:0]:addr;//低八位地址鎖存

always@（negedgeWR）

begin

case（{P27,addr}）

5'H10:daPWMs0=P0;//寫帶地址的寄存器

5'H11:daPWMs1=P0;//寫帶地址的寄存器

5'H12:daPWMs2=P0;//寫帶地址的寄存器

default:

begin

daPWMs0=daPWMs0;

daPWMs1=daPWMs1;

daPWMs2=daPWMs2;

end

endcase

end

always@（posedgeclk）begin

daPWMc=daPWMc+1;//PWM調(diào)整精度1%

if（daPWMs0daPWMc）PWM[0]=0;//PWM發(fā)生器

elsePWM[0]=1;

if（daPWMs1daPWMc）PWM[1]=0;//PWM發(fā)生器

elsePWM[1]=1;

if（daPWMs2daPWMc）PWM[2]=0;//PWM發(fā)生器

elsePWM[2]=1;

end

assignnclk=!clk;

LCELLA0（。in（nclk），.out（a））；

LCELLA1（。in（a），.out（b））；

LCELLA2（。in（b），.out（c））；

LCELLA3（。in（c），.out（d））；

LCELLA4（。in（d），.out（clk））；//PWM時(shí)鐘來自CPLD內(nèi)部

LCELL延遲電路振蕩器

endmodule

與之對(duì)應(yīng)的MCU演示程序：

#includereg51.h

#includeabsacc.h

#definePWM0XBYTE[0xfff0]

#definePWM1XBYTE[0xfff1]

#definePWM2XBYTE[0xfff2]

unsignedcharcodesine_dot[36]=//8階，36點(diǎn)正弦表

{

0x80,0x96,0xab,0xbf,0xd2,0xe2,0xee,0xf8,0xfe,0xff,0xfe,0xf8,

0xee,0xe2,0xd2,0xc0,0xab,0x96,0x80,0x69,0x54,0x40,0x2

d,0x1e,

0x11,0x07,0x01,0x00,0x01,0x07,0x10,0x1d,0x2d,0x3f,0x53,

0x69

};

voidmain（）

{

unsignedchara,b,c;

a=0;

while（1）{

a%=36;//對(duì)36取余數(shù)及0~35

b=（a+12）%36;//較a路滯后120度相位

c=（a+24）%36;//較a路滯后240度相位

PWM0=sine_dot[a];

PWM1=sine_dot[b];

PWM2=sine_dot[c];

a++;