數(shù)學建模論文頻率計

數(shù)學建模論文頻率計摘要：

本次試驗通過對數(shù)字頻率計原理的掌握，利用已有的數(shù)字電路設計知識，配合相應的軟件，如ISE軟件的使用（設計輸入、仿真、實現(xiàn)），了解可編程邏輯器件（FPGA）的一般情況，通過

VHDL語言的描述來設計滿足要求的數(shù)字頻率計。并根據實驗結果對誤差的來源進行分析和計算

數(shù)字頻率計是直接用十進制數(shù)字來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波、尖脈沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的周期。經過改裝，可以測量脈沖寬度，做成數(shù)字式脈寬測量儀；可以測量電容做成數(shù)字式電容測量儀；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計價器等。因此數(shù)字頻率計在測量物理量方面應用廣泛。

本實驗報告介紹了使用VHDL開發(fā)FPGA的一般流程和頻率計的基本原理和相應的測量方案，采用了一種基于FPGA的數(shù)字頻率的實現(xiàn)方法。該設計的頻率計能準確的測量頻率在1Hz到100MHz之間的信號。使用ModelSim仿真軟件對VHDL程序做了仿真，并完成了綜合布局布線，最終下載到芯片Spartan3A

and

Spartan3AN上取得良好測試效果，圓滿完成實驗測試。

關鍵字：FPGA，VHDL，ISE，ModelSim軟件，頻率測量，數(shù)字頻率計。提出問題：頻率計是如何設計并運行的正文：一．利用數(shù)學公式進行誤差分析1.直接測量法誤差

從公式(1-1)可知，上述測頻方法的測量誤差，一方面決定于閘門時間T準不準，另一方面決定于計數(shù)器計得的數(shù)準不準。根據誤差合成方法，從公式(1-1)可得:公式(4-2)中第一項是數(shù)字化儀器所特有的誤差，而第二項是閘門時間的相對誤差，這項誤差決定于石英振蕩器所提供的標準頻率的準確度。現(xiàn)分述如下：2.

±1誤差

在測頻時，主門的開啟時刻與計數(shù)脈沖之間的時間關系是不相關的，所以它們在時間軸上的相對位置是隨機的。這樣，在相同的主門開啟時間內，計數(shù)器所計得的數(shù)卻不一定相同，當主門開啟時間T接近甚至等于被測信號周期Tx的整數(shù)倍N倍時，此項誤差為最大，圖

1-1

畫出的就是這種情況。計算公式式中T為閘門時間，fx為被測頻率。從公式(1-3)可知，不管計數(shù)值N多少，其最大誤差總是±1個計數(shù)單位，故稱“±1個字誤差”，簡稱“±1誤差”。而且fx一定時，增大閘門時間T，可減小±1誤差對測頻誤差的影響。當T選定后，fx越低，則由±1誤差產生的測頻誤差越大。3.

誤差比較

與分析電子計數(shù)器測頻時的誤差類似，根據誤差傳遞公式，并結合圖

1-2可得：根據圖

1-2

測周原理

所以,公式(1-5)可寫成從公式(1-6)可見，測量周期時的誤差表達式與測頻的表達式形式相似，很明顯Tx愈大(即被測頻率愈低)，±1誤差對測周精確度的影響就愈小。二．設計要求

目的：本次試驗通過對數(shù)字頻率計原理的掌握，利用已有的數(shù)字電路設計知識，配合相應的軟件，如ISE軟件的使用（設計輸入、仿真、實現(xiàn)），了解可編程邏輯器件（FPGA）的一般情況，通過vhdl語言的描述來設計滿足要求的數(shù)字頻率計。并根據實驗結果對誤差的來源進行分析和計算。以此提高自己的系統(tǒng)設計能力。

指標：

1.被測輸入信號：方波

2.測試頻率范圍為：10Hz～100MHz

3.量程分為三檔：

第一檔：閘門時間為1S時，最大讀數(shù)為999.999KHz

第二檔：閘門時間為0.1S時，最大讀數(shù)為9999.99KHz

第三檔：閘門時間為0.01S時，最大讀數(shù)為99999.9KHz。

4.顯示工作方式：

a、用六位BCD七段數(shù)碼管顯示讀數(shù)。

b、采用記憶顯示方法

c、實現(xiàn)對高位無意義零的消隱。1．原理圖2．單元電路設計

1.分頻模塊

VHDL程序：

library

IEEE;

use

IEEE.STD_LOGIC_1164.ALL;

use

IEEE.STD_LOGIC_ARITH.ALL;

use

IEEE.STD_LOGIC_UNSIGNED.ALL;

entity

fenpinqi

is

Port

(

clk

:

in

STD_LOGIC;

clk10

:

out

STD_LOGIC;

clk100

:

out

STD_LOGIC;

clk1000

:

out

STD_LOGIC);

end

fenpinqi;architecture

Behavioral

of

fenpinqi

is

signal

counter2:Integer

range

1

to

2400000:=1;

signal

counter3:Integer

range

1

to

240000:=1;

signal

counter4:Integer

range

1

to

24000:=1;

signal

clk00:Std_Logic:='0';

signal

clk000:Std_Logic:='0';

signal

clk0000:Std_Logic:='0';

begin

PROCESS(clk)begin

IF

clk'event

and

clk='1'

THEN

IF

Counter2=2400000

then

counter2<=1;

clk00<=not

clk00;

else

counter2<=counter2+1;

end

if;

end

if;

end

process;

PROCESS(clk)begin

IF

clk'event

and

clk='1'

THEN

IF

Counter3=240000

then

counter3<=1;

clk000<=not

clk000;

else

counter3<=counter3+1;

end

if;

end

if;

end

process;

PROCESS(clk)begin

IF

clk'event

and

clk='1'

THEN

IF

Counter4=24000

then

counter4<=1;

clk0000<=not

clk0000;

else

counter4<=counter4+1;

end

if;

end

if;

end

process;

clk10<=clk00;

clk100<=clk000;clk1000<=clk0000;

end

Behavioral;生成符號：

本模塊采用的是元器件調用，先寫好fenpinqi

模塊然后在主程序中調用，把其中的變量改作2400000、240000和24000即可分成1kHZ、100HZ和10HZ等

的方波信號，其中1kHZ信號用做后面的顯示電路的掃描信號，分頻器模塊仿真波形如下：2.閘門選擇器生成符號：通過撥碼開關選擇需要100HZ、10HZ或者1HZ

的信號來測量被測頻率，當撥動開關為“011"時表示選擇的是1HZ的測頻信號、

“101”時輸出為10HZ的測頻信號、“110”時輸出為100HZ的測頻信號。

仿真波形如下：3．門控電路生成符號：本模塊的作用是產生相應的門控信號計數(shù)器使能信號gate、計數(shù)器清零信號reset和鎖存器鎖存信號latch以實現(xiàn)對后面計數(shù)器和鎖存器的控制。gate信號和reset信號以及l(fā)atch信號均用時序邏輯來產生。

仿真波形如下：4．計數(shù)器本模塊產生的10進制的計數(shù)器，通過級聯(lián)產生0至999999的計數(shù)器。計數(shù)器符號如下總體符號：這樣產生的是同步計數(shù)器，使用同樣地時鐘、同樣地清零信號。前一級的輸出carry輸出至下一級的使能端上。輸出端的進位作為溢出信號輸出，加D觸發(fā)器的目的是為了使溢出信號能夠保存至下一個清零信號有效。從而能有足夠的時間顯示溢出。

十進制計數(shù)器仿真波形：5．鎖存器

本模塊是鎖存器，用來存儲計數(shù)器輸出的數(shù)據和溢出信號，在latchin信號有效的時候開始鎖存輸入信號，同時前面鎖存的信號也就被更新掉。以此實現(xiàn)所需功能。

鎖存器仿真波形如下：6.數(shù)據選擇器：生成符號：7.六進制計數(shù)器：生成符號：8.小數(shù)點控制器：小數(shù)點控制器仿真波形：9.譯碼器：生成符號：10.反相器，使能生成符號：顯示控制電路，用1kHZ的信號產生6進制的計數(shù)器來控制小數(shù)點顯示電路和數(shù)據選擇器。6進制計數(shù)器送到3_8譯碼器輸入端來控制位選，譯碼器用來把選擇的數(shù)據譯成7段碼控制段選。三、設計實現(xiàn)

1

頂層設計

采用符號圖方法，通過線連接起來就形成了頂層圖。2管腳分配

管腳分配如下：

NET

"nCS"

LOC

=

D7;

NET

"DIG<0>"

LOC

=

F8;NET

"DIG<1>"

LOC

=

D8;

NET

"DIG<2>"

LOC

=

E7;NET

"SEG<0>"

LOC

=

A11;

NET

"SEG<1>"

LOC

=

B12;NET

"SEG<2>"

LOC

=

A12;

NET

"SEG<3>"

LOC

=

C12;

NET

"SEG<4>"

LOC

=

C13;

NET

"SEG<5>"

LOC

=

A13;NET

"SEG<6>"

LOC

=

B14;

NET

"dp"

LOC

=

C11;NET

"clk48MHz"

LOC

=

T8;

NET

"sel1"

LOC

=

M8;

NET

"sel10"

LOC

=

E6;

NET

"sel100"

LOC

=

F7;

NET

"f_x"

LOC

=

A14;

NET

"overout"

LOC

=

C10;

NET

"gateout"

LOC

=

A10;3下載過程：

雙擊Generate

Program

File，把未用的管腳置高，準備就緒后就可以運行Configure

Device，選擇要下載的位文件（.bit）便可開始下載了。五、測試結果六．結論本實驗主要利用VHDL語言完成基于FPGA的數(shù)字頻率計的設計與實現(xiàn)。本實驗利用ISE進行綜合和利用ModelSim對設計進行了仿真，分析，并最終下載到Spartan3A

and

Spartan3AN系列芯片中，實現(xiàn)了對頻率的測量。

目錄TOC\o"1-2"\h\z\u第一章總論 11.1項目概況 11.2可行性研究報告編制單位 41.3承辦單位簡介 41.4項目區(qū)概況 51.5可行性研究依據 91.6可行性研究的范圍 10第二章項目建設背景及必要性 112.1項目建設背景 112.2項目建設必要性 14第三章項目建設地址及條件 173.1項目建設地址 173.2項目建設條件 17第四章工程建設方案 224.1項目設計依據與原則 224.2工程規(guī)劃方案 234.3工程技術方案 254.4給排水工程 304.5供電工程 314.6采暖及通風 354.7燃氣設計 37第五章環(huán)境保護 385.1環(huán)境保護標準 385.2環(huán)境影響初步分析 385.3施工期環(huán)境保護措施 395.4運營期間環(huán)境保護措施 415.5綠化 425.6環(huán)境影響評價 43第六章節(jié)能 446.1依據標準、法律、法規(guī)和規(guī)范 446.2能耗狀況和能耗指標分析 446.3節(jié)能措施 45第七章勞動安全衛(wèi)生消防 487.1設計依據 487.2危害因素及危害程度分析 487.3安全設施及措施 487.4消防設施 50第八章抗震設防 528.1編制依據 528.2建設場地條件 528.3建筑結構概況與抗震設計 54第九章組織機構與項目管理 569.1組織機構 569.2項目管理 56第十章項目建設實施進度 5910.1項目建設期 5910.2項目建設實施規(guī)劃 59第十一章工程招標 6011.1招標依據 6011.2招標投標的基本原則 6011.3項目概況 6111.4項目提前招標情況 6211.5項目招標內容 62第十二章投資估算與資金措籌 6512.1建設投資估算的范圍 6512.2投資估算依據 65HYPERL