基于單片機的函數(shù)信號發(fā)生器設計【優(yōu)秀】

河海大學學士學位論文 - 1 - 摘 要 直接數(shù)字頻率合成 (簡稱 DDS)是一種以固定的精確時鐘源為基準，利用數(shù)字處理模塊產(chǎn)生頻率和相位均可調(diào)的輸出信號的技術。隨著超大規(guī)模集成電路和微電子技術的發(fā)展，現(xiàn)代高性能、高集成度和小體積的 DDS 產(chǎn)品正快速取代傳統(tǒng)的模擬信號頻率合成技術，成為了這類問題新的解決方案。 本文主要介紹 用單片 機 芯片 89C51 控制 直接數(shù)字頻率合成 器 （ DDS） 芯片EP1K30設計的高精度信號發(fā)生器 ， 并 產(chǎn)生穩(wěn)幅正弦波 和方波 。 本文著重討論了89C51 與外部電路的接口 ，單片微機控制系統(tǒng)的硬件結構及軟件設計框圖。 整個系統(tǒng)電路簡單，功能 強大，可擴展性強。 文章首先介紹了 DDS 函數(shù)信號發(fā)生器的產(chǎn)生背景以及課題的主要任務，然后介紹了基于 DDS 信號發(fā)生器的系統(tǒng)方案的提出、總體結構及其特點。之后介紹了在硬件電路設計過程中所使用的主要芯片及其功能，之后是詳細的硬件電路設計方案和單片機程序及流程圖。然后介紹 EDA 工具和電路調(diào)試。還有FPGA/CPLD 的結構及其原理、各模塊程序及其仿真結果、頂層程序及頂視圖。最后針對設計過程中所遇到的問題對方案提出了進一步的改進及總結。 關鍵詞 單片機 流程圖 硬件電路 FPGA 河海大學學士學位論文 - 2 - Abstract Direct Digital Synthesis (DDS) is a constant source of accurate clock as the base, using digital processing module can be generated frequency and phase for the output signal technology. With the ultra-large-scale integrated circuits and micro-electronics technology, modern high-performance, high level of integration and small size of the DDS products are rapidly replacing traditional analog frequency synthesis technology, such as the issue of new solutions. This paper introduced one kind of multi-signal generator based on DDS chip EP1K30 and derectly controled by MCU 89C51,and a steady increase sine and square. This article focuses on the 89 C51 interface with the outside of the circuit, single-chip computer control system hardware and software design structure diagram. The whole system circuit simple, powerful, scalable and strong. First, this thesis introducts the background and design of main mission of the DDS function signal occurrence machine of creation. Then introduct direct numeral the frequency synthesize(DDS) a technique and it application, machine happen according to the DDS signal of put forward of system project, total structure and its characteristics.Then introduction design in the process main chip for use and its function, hardware electric circuit of design.After detailed related structure and its principle, each mold piece procedure of FPGA/CPLD and it imitate true result, crest layer procedure and crest see diagram.The end aim at a design process in the problem the other party case meet put forward further of improvement and summary. Keyword Micro Controller Unit Flow Chart Hardware Circuit Field Programmable Gate Array 河海大學學士學位論文 - 3 - 目 錄 摘 要 . 1 ABSTRACT . 2 緒 論 . 5 一、課題背景 . 5 二、 DDS 函數(shù)信號發(fā)生器概 述 . 5 三、課題的主要任務 . 6 第一章 基于 DDS 函數(shù)信號發(fā)生器設計方案 . 8 一、基于 DDS 信號發(fā)生器的系統(tǒng)設計方案的提出 . 8 二、本系統(tǒng)所采用的方案及其特點 . 8 第二章 主要芯片的選擇及其功能 . 9 一、單片機 AT89C51 . 9 二、移位寄存器 74LS164 . 11 三、 8 路 D/A 轉換器 DAC0832 . 11 四、 3 線 -8 線譯碼器 74LS138 . 12 五、 EP1K30 . 13 第三章 硬件電路的設計 . 15 一、鍵盤接口電路的設計 . 15 二、 LED 數(shù)碼顯示電路的設計 . 16 三、 D/A 轉換電路的設計 . 17 四、看門狗電路部分硬件設計 . 18 五、電源電路的設計 . 19 第四章 單片機程序及流程圖 . 20 一、主程序及流程圖 . 20 二、顯示子 程序及流程圖 . 23 三、頻率控制字的計算 . 24 河海大學學士學位論文 - 4 - 第五章 EDA 工具與電路調(diào)試 . 26 一、 PROTEL99SE 介紹 . 26 二、 EWB 平臺的介紹 . 27 三、 D/A 轉換電路在 EWB 上的仿真 . 28 第六章 FPGA 編程及調(diào)試 . 30 一、 FPGA/CPLD 介紹 . 30 二、 MAX+PLUS的介紹 . 30 三、 VHDL 頂層設計程序及頂層視圖 . 30 四、各模塊程序及其仿真結果 . 31 畢業(yè)設計小結 . 33 致 謝 . 34 參考文獻 . 35 附 錄 . 36 河海大學學士學位論文 - 5 - 緒 論 一、課題背景 隨著數(shù)字技術在儀表和通信系統(tǒng)中的廣泛應用，一種從參考頻率源生成多種頻率的數(shù)字控制方法應運而生，這種技術就是 DDS（即直接數(shù)字合成）。 DDS技術是一種從相位概念出發(fā)直接合成所需波形的一 種新的全數(shù)字頻率合成技術。 在電子行業(yè)的基礎設施和制造等領域，函數(shù)發(fā)生器都是有效的通用儀器。它可以生成不同頻率和幅度的大量信號，用來評估新電路的運行情況，代替時鐘信號，對新產(chǎn)品進行制造測試，及用于許多其它用途。自第一部正弦波發(fā)生器問世以來，函數(shù)發(fā)生器的設計已經(jīng)發(fā)生了多次演進，在當前數(shù)字領域中，大多數(shù)新型函數(shù)發(fā)生器正采用 DDS 這 種新技術。 DDS 在大部分操作中使用數(shù)字電路，從而提供了數(shù)字操作擁有的許多優(yōu)勢。由于信號只在合成的最后階段轉換到模擬域中，所以在多個方面降低了函數(shù)發(fā)生器的復雜度，提高了函數(shù)發(fā)生器的穩(wěn)定性。 最新的函數(shù)發(fā)生器利用了 DDS 的優(yōu)勢，能夠把多臺不同儀器中的功能融合到一部儀器中?；?DDS 的函數(shù)發(fā)生器現(xiàn)在不僅可以執(zhí)行函數(shù)發(fā)生器的功能，還可以執(zhí)行任意波形發(fā)生器 (ARB)的功能。除此之外，某些儀器還是功能強大的脈沖發(fā)生器。這些功能將會給傳統(tǒng)測試方案帶來一次革命。 二、 DDS 函數(shù)信號發(fā)生器概述 從本質(zhì)上看， DDS 是一個以恒定高頻率運 行的多位計數(shù)器。在溢出時 ， 通過利用一個多位控制字來設置計數(shù)器步進的尺寸，允許計數(shù)器過零。計數(shù)器的高階位用來尋址存儲設備，該設備保持有生成的一個波形周期的數(shù)字記錄。高頻時鐘每前進一單位，計數(shù)器便步進一次，存儲器也將生成一個新的地址字，而新的波形數(shù)據(jù)值將會發(fā)送到 DAC。 DAC 輸出的是取樣模擬波形，該波形經(jīng)重構濾波器之后由發(fā)生器輸出。 如果利用 RAM 波形存儲器，那么 DDS 函數(shù) 信號 發(fā)生器可以重現(xiàn)幾乎任何波形。 DDS 發(fā)生器通過播放存儲器中存儲的波形來運行。 DDS 電路有存儲波形的 RAM，那么控制器電路可以把任何波形寫入 RAM，并通過合成器重放波河海大學學士學位論文 - 6 - 形。 三、 課題 的主要任務 本課題主要是 利用現(xiàn)場可編程邏輯門陣列 FPGA 實現(xiàn)直接數(shù)字頻率合成（ DDS）的原理，以 DDS 為核心的信號發(fā)生器 生成正 弦波以及方波 ，并在其基礎上制定改進方案。其中包括系統(tǒng)硬件電路部分的設計以及軟件（單片機和 VHDL）部分的設計。針對 EDA 的發(fā)展趨勢以及 DDS 的重要作用，并結合本次課題的基本要求，主要工作如下： 1、 論述數(shù)字頻率合成（ DDS）技術及其應用，發(fā)展趨勢。 2、 基于 DDS 信號發(fā)生器的系統(tǒng)設計方案的提出，并且描述該方案的特點，構建總體結構。 3、 硬件電路的各子模塊及總體設計與調(diào)試，并且在 EWB上進行仿真測試。 介紹 FPGA/CPLD 的結構及其原理，并用硬件描述語言（ VHDL）編寫各模塊子程序及頂層總程序，設計頂視圖，并將各程序及 頂層視圖進行仿真測試。 需要完成的指標要求有： 1、 DDS信號發(fā)生器的功能特點及指標要求： （ 1） 正弦波信號源 ： 信號頻率： 20Hz 200kHz步進調(diào)整，步長為 5Hz 頻率穩(wěn)定度：優(yōu)于 10-4 非線性失真系數(shù) 3% （ 2） 脈沖波信號源 信號頻率： 20Hz 200kHz步進調(diào)整，步長為 5Hz 上升時間和下降時間： 1s 平頂斜降： 5% 脈沖占空比： 2% 98%步進可調(diào)，步長為 2% （ 3） 頻率可預置。 顯示器 :十進制數(shù)字顯示。 （ 4）自行設計滿足本設計任務要求的穩(wěn)壓電源。 2、 為了讓畢業(yè)論文 更加清晰明了，更加有說服力，有必要附加一些電路圖和事物圖。 （ 1）圖紙內(nèi)容及張數(shù)： 河海大學學士學位論文 - 7 - 基于 FPGA 設計的 DDS信號發(fā)生器頂視圖 基于 PROTEL99SE 設計的電路原理圖 基于 EDA 開發(fā)裝置實現(xiàn)電路原理圖 基于 MAXPLUS的各種波形仿真圖 （ 2） 實物要求： 基于 MAXPLUS的各種仿真結果 在 EDA開發(fā)裝置上實現(xiàn)并調(diào)試所設計的電路及結果 基于 EWB 或 MULTISIM的硬件電路仿真及調(diào)試結果 基于 PROTEL 的 SCH圖及 PCB圖 河海大學學士學位論文 - 8 - 第一章 基于 DDS 函數(shù)信號發(fā) 生器設計方案 一、基于 DDS 信號發(fā)生器的系統(tǒng)設計方案的提出 1、采用高性能的 DDS 單片 電路解決方案 隨著 DDS 技術和 VLSI 的不斷發(fā)展， DDS 式頻率合成器單片化在九十年代就已經(jīng)完成。由于 DDS 芯片性能日趨完善，需求量激增，其中 AD 公司的 DDS系列產(chǎn)品以其較高的性價比，目前取得了極為廣泛的應用。 2、自行設計基于 FPGA 芯片的解決方案 DDS 技術的實現(xiàn)依賴于高速、高性能的數(shù)字器件?？删幊踢壿嬈骷云渌俣雀?、規(guī)模大、可編程，以及有強大的 EDA 軟件支持等特性，十分適合實現(xiàn)DDS 系統(tǒng)的數(shù)字部分。在高可靠應用 領域，如果設計得當，將不會存在類似MCU 的復位不可靠等問題。而且由于它的高集成度，完全可以將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂的片上系統(tǒng)，從而大大縮小產(chǎn)品的體積，提高系統(tǒng)的可靠性。 另外可編程邏輯器件的開發(fā)一般都是利用先進的 EDA 工具進行電子系統(tǒng)設計和產(chǎn)品開發(fā)。開發(fā)工具的通用性、設計語言的標準化以及設計過程幾乎與所用器件硬件結構無關聯(lián)，使得設計成功的各類邏輯功能軟件具有良好的兼容性和可移植性。 二、本系統(tǒng)所采用的方案及其特點 由于條件有限，所以采用了自行設計基于 FPGA 芯片的解決方案。 這種方案的特 點： 1、利用 FPGA 則可以根據(jù)需要方便地實現(xiàn)各種比較復雜的調(diào)頻、調(diào)相和 調(diào)幅功能，具有良好的實用性。 2、設計操作平臺簡單： Max+plusII 是 Altera 提供的一個完整的 EDA 開發(fā)軟件，可完成從設備輸入、編譯、邏輯綜合、器件適配、設計仿真、定時分析、器件編程的所有過程。用 Max+plusII 設計 DDS 系統(tǒng)數(shù)字部分最簡單的方法是采用原理圖輸入。 3、利用 FPGA先進的結構特點，可以用 FPGA實現(xiàn)的 DDS能夠用在很高的頻率上。 河海大學學士學位論文 - 9 - 第二章 主要芯片的選擇及其功能 一、單片機 AT89C51 89C51 是一種帶 4K 字節(jié)閃爍可編程可擦除只讀存儲器的低電壓，高性能CMOS8 位微處理器。單片機的可擦除只讀存儲器可以反復擦除 100 次。該器件采用 ATMEL高密度非易失存儲器制造技術制造，與工業(yè)標準的 MCS-51指令集和輸出管腳相兼容。由于將多功能 8位 CPU和閃爍存儲器組合在單個芯片中， ATMEL的 89C51是一種高效微控制器。 主要性能： 128*8 位內(nèi)部 RAM 4 個 8 位 I/O 口 片內(nèi)有 4KB 可在線重復編程的快閃擦寫存儲器 存儲數(shù)據(jù)保存時間為 10 年 寬工作電壓范圍： Vcc 可為 2.7V 到 6V 全 靜態(tài)工作：可從 0Hz 至 16MHz 程序存儲器具有 3 級加密保護 三 個 16 位定時器 /計數(shù)器 中斷結構具有 6 個中斷源和 4 個優(yōu)先級 可編程全雙工串行通道 空閑狀態(tài)維持低功耗和掉電狀態(tài)保存存儲內(nèi)容 4 個 8 位 I/O 口 全雙工增強型 UART 可編程時鐘輸出 異步端口復位 低 EMI (禁止 ALE 以及 6 時鐘模式 ) 掉電模式可通過外部中斷喚醒 河海大學學士學位論文 - 10 - 其 引 腳結構如圖 2-1 所示。 圖 2-1 AT89C51 引 腳結構 引腳功能簡述 : VCC：供電電壓。 GND：接地。 P0 P3：可編程輸入輸出口。 RST：復位輸入。當振蕩器復位器件時，要保持 RST腳兩個機器周期的高電平時間。 ALE/PROG ： 地址鎖存允許信號。在存取外部存儲器時，這個信號用于鎖存低字節(jié)地址。 PROG ：外部程序存儲器的選通信號。在由外部程序存儲器取指期間，每個機器周期兩次 PROG 有效。但在訪問外部數(shù)據(jù)存儲器時，這兩次有效的 PROG信號將不出現(xiàn)。 EA /VPP：當 EA 保持低電平時，在此期間外部程序存儲器，不管是否有內(nèi)部程序存儲器。注意加密方式 1 時， EA 將內(nèi)部鎖定為 RESET；當 EA 端保持高電平時，此間內(nèi)部程序存儲器。在 FLASH 編程期間，此引腳也用于施加 12V 編程河海大學學士學位論文 - 11 - 電源 。 XTAL1：反向振蕩放大器的輸入及內(nèi)部時鐘工作電 路的輸入。 XTAL2：來自反向振蕩器的輸出。 二、移位寄存器 74LS164 8 位移位寄存器（串行輸入，并行輸出） 引出端排列圖如圖 2-2 所示 圖 2-2 引出端排列圖 引出端符號 功能簡述 ： CLOCK 時鐘輸入端 CLEAR 同步清除輸入端（低電平有效） A， B 串行數(shù)據(jù)輸入端 QA QH 輸出端 當清除端（ CLEAR）為低電平時，輸出端（ QA QH）均為低電平。 串行數(shù)據(jù)輸入端（ A， B） 可控制數(shù)據(jù)。當 A、 B 任意一個為低電平，則禁止新數(shù)據(jù)輸入，在時鐘端（ CLOCK）脈沖上升沿作用下 Q0 為低電平 。 當 A、 B 有一個為高電平，則另一個就允許輸入數(shù)據(jù)，并在 CLOCK 上升沿作用下決定 Q0 的狀態(tài)。 三、 8 路 D/A 轉換器 DAC0832 DAC0832 是 8 位分辨率 D/A 轉換集成芯片，與處理器完全兼容，其價格低廉，接口電路及程序簡單，轉換控制容易等優(yōu)點，在單片機應用系統(tǒng)中得到了廣泛的應用。 河海大學學士學位論文 - 12 - 它由三大部分組成：一個 8 位輸入寄存器，一個 8 位 DAC 寄存器和一個 8位 D/A轉換器。 其 引腳 結構如圖 2-3 所示： 圖 2-3 DAC0832的引腳圖 引腳功能簡述： DI0 DI7：數(shù)據(jù)輸入線， TLL電平。 ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效。 CS：片選信號輸入線，低電平有效。 WR1：為輸入寄存器的寫選通信號。 XFER：數(shù)據(jù)傳送控制信號輸入線，低電平有效。 WR2：為 DAC寄存器寫選通輸入線。 Iout1：電流輸出線。當輸入全為 1時 Iout1最大。 Iout2：電流輸出線。其值與 Iout1之和為一常數(shù)。 Rfb：反饋信號輸入線 ,芯片內(nèi)部有反饋電阻 Vcc:電源輸入線 (+5v +15v) Vref：基準電壓輸入線 (-10v +10v) 。 AGND：模擬地 ,摸擬信號和基準電源 的參考地 。 DGND:數(shù)字地 ,兩種地線在基準電源處共地比較好 。 四、 3 線 -8 線譯碼器 74LS138 河海大學學士學位論文 - 13 - 引腳結構如圖 2-4所示： 圖 2-4 74LS138的引腳圖 引腳功能簡述： 0A、1A、2A： 譯碼地址輸入端 1S： 選通端 2S、3S： 選通端（低電平有效） 0Y7Y： 譯碼輸出端（低電平有效） 低電平時，可將地址端（0A、1A、2A）的二進制編碼在一個對應的輸出端以低電平譯出。 利用1S、2S和3S可級聯(lián)擴展成 24 線譯碼器；若外接一個反相器還可級聯(lián)擴展成 32 線譯碼器。 若將選通端中的一個作為數(shù)據(jù)輸入端時， 74LS138 還可作數(shù)據(jù)分配器。 功能表 如圖 2-5所示 ： 五、 EP1K30 EP1K30 芯片屬 ALTERA 公司的 ACEX 系列，該系列是 ALTERA 公司著眼于通信、音頻處理及類似場合應用而推出的 FPGA器件系列芯片，它采用 0.22/0.18微米混合工藝，密度從 10000門到 100000門。所有 ACEX系列器件均兼容 64bit、66MHz 的 PCI，并支持鎖相環(huán)電路。 ACEX1K 采用查找表（ LUT）和 EAB（嵌入式陣列塊）相結合的結構，可用來實現(xiàn)存儲器、專用邏輯功能和通用邏輯功能，每個 EBA 能提供 4096 比特的存儲空間，每個 LE 包含 4 個輸入 LUT、一個可編程的觸發(fā)器、進位鏈和一個層疊鏈。合理運用進位鏈能夠提高系統(tǒng) 運行速度。 河海大學學士學位論文 - 14 - 引腳結構如圖 2-5所示： 圖 2-5 EP1K30引腳結構 引腳功能如圖 2-6所示： 圖 2-6 EP1K30引腳功能表 河海大學學士學位論文 - 15 - 第三章 硬件電路的設計 一、 鍵盤接口電路的設計 鍵盤輸入的硬件圖，如圖 3-1 所示。 圖 3-1鍵盤輸入 電路 鍵盤的工作方式一般有程控掃描方式、定時掃描方式、中斷掃描方式三種。 程控掃描方式就是只有當單片機空閑時，才調(diào)用鍵盤掃描子程序，反復的掃描鍵盤，等待用戶從鍵盤上輸入命令或數(shù)據(jù)，來響應鍵盤的輸入請求。 程控掃描方式的一般步驟為：判斷有無鍵按下，掃描鍵盤得按鍵參 數(shù)，計算鍵號，判斷閉合鍵是否釋放，執(zhí)行鍵操作子程序，返回。 定時掃描方式 即利用內(nèi)部定時器，產(chǎn)生 10ms 的定時中斷， CPU響應中斷時對鍵盤進行掃描，在有鍵按下時識別出該鍵，并執(zhí)行相應鍵處理功能程序。定時掃描方式的鍵盤右鍵電路和程控掃描方式相同 。 鍵盤工作于程控掃描狀態(tài)時， CPU 要不間斷的對鍵盤進行掃描工作，以監(jiān)視鍵盤的輸入情況，知道有鍵按下為止。其間 CPU 不能干任何其他工作，如果CPU 工作量大，這種方式將不能適應，定時掃描進了一步，除了定時監(jiān)視一下鍵盤輸入情況外，其余時間可進行其他任務的處理， 因此 CPU 效率提 高了，為了進一步提高 CPU 工作效率，可采用中斷掃描方式，即只有在鍵盤按下時，才執(zhí)行鍵盤掃描并執(zhí)行該按鍵功能程序。 圖 3-1示出了圖個 4 4鍵盤，此鍵盤 即 采用中斷掃描方式，當鍵盤上有鍵閉合式產(chǎn)生中斷請求，執(zhí)行中斷服務程序，判別鍵盤上閉合鍵的鍵號，并做出相應處理。 河海大學學士學位論文 - 16 - 鍵盤的列線接到 P1口的低 4位，鍵盤的行線通過 74LS04反相器 連接到 P1口 的 高四位，因此 P1.0 P1.3 作為鍵輸入線， P1.4 P1.7 作為掃描輸出線，初態(tài)時 P1.4 P1.7全為“ 0”。 鍵盤上沒有閉合鍵時 ,INT0 為高電平，當鍵盤上有任意一個鍵按下時， INT0 變低，向 CPU 發(fā)出中斷請求，若 CPU 開放外部中斷，則響應中斷請求，執(zhí)行中斷服務程序掃描鍵盤。 經(jīng)查閱相關資料可得，正常情況下，當操作人員進行按鍵操作時，由于機械觸點的彈性作用，在閉合及斷開瞬間均有抖動過程，會出現(xiàn)一系列負脈沖。抖動時間的長短，與開關的機械特性有關，一般為 5 10ms.而按鍵的穩(wěn)定期，又由操作人員的按鍵動作所確定，一般為十分之幾秒到幾秒的時間。為了保證單片機對鍵的一次閉合，僅作一次鍵輸入處 理，必須取出抖動的影響。 常用的去抖動的措施有硬、軟件兩種方法。在這里，我們采用的是軟件去抖動，既實用又有效。其工作方式為：當檢測到有按鍵按下后，先將鍵值送寄存器，然后執(zhí)行一個 10ms的延時，再次執(zhí)行鍵盤掃描程序，如果本次程序執(zhí)行后，該鍵依然存在，則認為出現(xiàn)了一個有效按鍵，下面就根據(jù)其鍵值轉到相應的處理子程序，完成相應的操作。 二、 LED 數(shù)碼顯示 電路的設計 圖 3-2 LED 數(shù)碼顯示電路 在顯示方面， 需要 8 位 LED 顯示，為了簡化硬件電路， 將所有位的段選線相應的并聯(lián)在一起， 通過單向移位寄存器 74LS164，采用 串行方式，直接利用單片機的串行口，將需要顯示的數(shù)據(jù)直接輸送到 LED。數(shù)據(jù)從 RXD 引腳串行輸出， TXD 引腳輸出同步脈沖。當一個數(shù)據(jù)寫入串行口發(fā)送緩沖器時，串行口即將 8 位數(shù)據(jù)以 /12oscf的波特率從 RXD 引腳輸出，從低位到高位，發(fā)送完后置中斷標志位 TI 為“ 1” 。 在 LED的入口處，再利用 單向移位寄存器 74LS164 進行河海大學學士學位論文 - 17 - 串并轉換，再顯示出來，節(jié)省了端口。 74LS164 屬于位移位串并轉換芯片，在接收到移位數(shù)據(jù)和移位脈沖之后，會將這一位數(shù)據(jù)顯示到 74LS164 的 Q0 端，同時將原來端口上的 Q0 Q6 移位到Q1 Q7，同時原來 Q7 端口上的數(shù)據(jù)將自然丟失。 在此，我們利用這一特性，達到多位顯示的功能。 并利用二進制譯碼器74LS138達到對 LED 進行選通的目的 。 LED顯示器采用的是共陽極 LED，所以在二進制譯碼器的輸出端加一個反相器 4069，以達到高電平選通的目的。 在把 數(shù)據(jù)送顯示后，要執(zhí)行一個延時，使輸送的數(shù)據(jù)在 LED 上能夠暫存一段時間，由于人眼的視覺暫存時延為 0.1 秒左右，所以顯示的數(shù)據(jù)要保留 0.1秒以上，但考慮到如果閃動的頻率過高， 會對人眼帶來相當大的負擔， 同時 造成眼疲勞。 三、 D/A 轉換電路的設計 圖 3-3 D/A轉換電路 在 D/A 轉換方面，采用 8 位 D/A 轉換器 DAC0832 和運算放大器 OP-07 構成D/A轉換電路。 如圖 3-3 所示， EP1K30 與 DAC0832 之間不加鎖存器，直接利用 DAC0832內(nèi)部鎖存器， 待轉換的 8 位數(shù)字量由芯片的 8 位數(shù)據(jù)輸入線 DI0 DI7 輸入，經(jīng)DAC0832 轉換后，通過 2 個電流輸出端 IOUT1 和 IOUT2 輸出， IOUT1 是邏輯電平為 1的各位輸出電流之和， IOUT2 是邏輯電平為 0的各位輸出電流之和。河海大學學士學位論文 - 18 - 另外， ILE 、 CS 、1WR、2WR和 XFER 是控制轉換的控制信號。 DAC0832 由 8 位輸入寄 存器、 8 位 DAC 寄存器和 8 位 D/A 轉換電路組成。輸入寄存器和 DAC 寄存器作為雙緩沖，因為在 CPU 數(shù)據(jù)線直接接到 DAC0832的輸入端時，數(shù)據(jù)在輸入端保持的時間僅僅是在 CPU 執(zhí)行輸出指令的瞬間內(nèi)，輸入寄存器可用于保存此瞬間出現(xiàn)的數(shù)據(jù)。有時，微機控制系統(tǒng)要求同時輸出多個模擬量參數(shù)，此時對應于每一種參數(shù)需要一片 DAC0832，每片 DAC0832的轉換時間相同，就可采用 DAC 寄存器對 CPU 分時輸入到輸入寄存器的各參數(shù)在同一時刻開始鎖存，進而同時產(chǎn)生各模擬信號。 控制信號 ILE 、 CS 、1WR用來控制輸入寄存器。當 ILE 為高電平， CS 為低電平， 1WR為負脈沖時，在 LE 產(chǎn)生正脈沖；其中 LE 為高電平時，輸入寄存器的狀態(tài)隨數(shù)據(jù)輸入線狀態(tài)變化， LE 的負跳變將輸入數(shù)據(jù)線上的信息存入輸入寄存器。 控制信號2WR和 XFER 用來控制 8 位 A/D 轉換器。當 XFER 為低電平，2WR輸入負脈沖時，則在 LE 產(chǎn)生正脈沖；其中 LE 為高電平時， DAC 寄存器的輸入與輸出的狀態(tài)一致， LE 負跳變，輸入寄存器內(nèi)容存入 DAC 寄存器。 四、看門狗電路部分硬件設計 為了防止系統(tǒng)由于種種原因進入死循環(huán)或者程序跑飛，在外圍又設置了看門狗芯片 IMP813L，匯編程序在設計時，有意識的在部 分子程序的開始處加入了簡單的喂狗程序段： CLR WDOG ；將喂狗端置 LCALL D25US ；調(diào)用 25 S 的延時，保證足夠長的時鐘寬度 NOP NOP NOP ；空操作，繼續(xù)延時，無意義 SETB WDOG ；再次將喂狗端拉高，完成一次喂狗 這樣，由于本芯片的喂狗時鐘溢出上限為 1.6 秒，而單片機程序完成一次主循環(huán)的時間是遠遠短于這個時間，所以，只要程序不跑偏，不進入死循環(huán)，主程序在每一個循環(huán)中，會數(shù)次完成喂狗操作，而在系統(tǒng)出現(xiàn)跑偏等非正常情河海大學學士學位論文 - 19 - 況時，最長 1.6秒之后，系統(tǒng)就會 復位，重新開始主循環(huán)，而單片機在復位時，雖然端口和特殊寄存器全部回到初始值，但其內(nèi)部的 RAM數(shù)據(jù)保持不變，所以，復位后的單片機會很快回到復位前的工作狀態(tài)，而在短暫的 1.6 秒時間內(nèi)，系統(tǒng)的變化并不是很大，完全可以忽略在這段時間內(nèi)的變化。 在外加看門狗芯片后可以發(fā)現(xiàn)，系統(tǒng)的穩(wěn)定性被大大加強，運行更加穩(wěn)定。 五、電源電路的設計 原理圖如圖 3-5所示： 圖 3-5 電源電路 在電源的設計過程中，最需要考慮的依然是干擾的抑制問題，在前面也已經(jīng)提到了，使用弱電的 CPU 部分對外界的干擾相當敏感，一不小心就會帶來災難性 的后果。而且作為零電位的地線，如果共地的元件過多，或者連接的線路過長，也有可能使干擾從地線引入，造成無法預期的后果。 因此， 5V和 24V 電源被分開設計，分別接地。沒有物理上的連接關系，截斷了干擾的通路，從根本上解決了電源部分的干擾問題。 河海大學學士學位論文 - 20 - 第四章 單片機 程序及流程圖 一、主程序及流程圖 流程圖如圖 4-1所示： 圖 4-1 主程序流程圖 主程序： START: MOV TMOD,#01H； 令 T0為定時器方式 1 MOV TH0,#3CH； MOV TL0,#B0H； CLEAR:CLR P1； 清零兩個計數(shù)器 ,CLR和 P1連的 CLR P3； 清零兩個計數(shù)器 ,CLR和 P3連的 MOV P?,#00H； 禁止計數(shù)器計數(shù) ,置低 cl,cl和 P?連的 RET； 子程序返回 MOV IE,#82H； 開 T0中斷 SETB TR0； MOV R0,#14H； 河海大學學士學位論文 - 21 - LOOP: SJMP $； 等待中斷 中斷服務子程序： ORG 000BH AJMP BRT0 ORG 00BH； BRT0: DJNZ R0,NEXT AJMP XIANSHI； 跳轉到顯示子程序 DJNZ: MOV R0,#14H； 恢復 R0值 MOV TH0,#3CH； 重裝入定時器初值 MOV IE,#82H； RET END ORG 1000H IO51K16:LCALL D10MS LCALL KEYIN JNZ LKOUT RETI LKOUT:MOV R2,#0EFH MOV R4,#00H CONU:MOV P1,R2 MOV A,P1 JB ACC.0,LONE KEYBOARD: MOV A,#00H AJMP LKP LONE:JB ACC.1,LTWO MOV A,#04H AJMP LKP LTWO:JB ACC.2,LTHR MOV A,#08H 河海大學學士學位論文 - 22 - AJMP LKP LTHR:JB ACC.3,NEXT MOV A,#0CH LKP:ADD A,R4 PUSH A WKFE:LCALL KEYIN JNZ WKFE POP A LJMP KJMP NEXT:INC R4 MOV A,R2 JNB ACC.5,KND RL A MOV R2,A LJMP CONU KND:RETI KEYIN:MOV P1,#0FH MOV A,P1 CPL A ANL A,#0FH RET DELAY10MS: MOV R6,#20 LOOP1: MOV R7,#248 DJNZ R7,$ DJNZ R6,LOOP1 RET KJMP: ZHOUQI: SETB P0.0 ；置高 P0.0 LJMP DELAY10MS 河海大學學士學位論文 - 23 - SETB P3.7 ；置高 3.7,準備讀入 MOV AX P0.0 ；讀 入操作 LJMP LED CLR AX PINLV: SETB P0.1 LJMP DELAY10MS SETB P3.7 MOV AX P0.1 LJMP LED CLR AX 二 、顯示子程序及流程圖 流程圖如圖 4-2所示： 顯 示 子 程 序 入 口保 護 現(xiàn) 場查 表 確 定 將 要 顯 示 的 內(nèi) 容選 通 最 右 邊 一 位 L E D在 屏 幕 上 顯 示 接 收 的 字 符內(nèi) 容 是 否 顯 示 完 ？選 通 左 邊 一 位 ， 字符 順 序 左 移 一 位恢 復 現(xiàn) 場返 回YN 圖 4-2 顯示子程序流程圖 顯示子程序： IOLED4:MOV R1,#50H ；顯示緩沖區(qū)首地址入 R1 MOV R2,#0FFH ；首位 (LED4)顯示控制字 (保證 P3.3=0)入 R2 DISC:MOV A,R2 ANL P3,A ；送 P3口控制字 (使 P3.0=0其他不變 ) MOV A,R1 ；查段碼 ,待查 BCD碼送入 ACC中 河海大學學士學位論文 - 24 - MOV DPTR,#TAB ；段碼表首址入 DPTR MOVC A,A+DPTR ；查段碼指令 MOV P1,#A ；段碼送入 P1 口 LCALL DL1 ；延時使視覺暫留 ,可以延時 1ms INC R1 ；指向下一位顯示緩沖單元 MOV A,R2 ；判斷 4位輪流顯示完 ? JNB ACC.7,DEND ；8位顯示完 ACC.7(P3.7=0)轉結束 RL A ；8 位未顯示完 ,左移一位使下一顯示位控制口線為 0 MOV R2,A AJMP DISC ；8位未顯示完繼續(xù)顯示 DEND:RET ；8位顯示完子程序結束 TAB:DB 3FH,06FH,5BH,4FH,66H,6DH,6DH,07H 0 1 2 3 4 5 6 7 DB 7FH,6FH,77H,7CH,39H,5EH,79H 71H 8 9 A B C D E F DL1:MOV R7,#20 ；延時子程序 DL7:MOV R6,#20 DL6:DJNE R6,DL6 DJNE R7,DL7 RET 三 、 頻率控制字的計算 課題要求本次設計的信號發(fā)生器的輸出頻率范圍為（ 20Hz fo 200kHz）步進 可 調(diào)整， 且 步長為 5Hz。我們可以知道最大值 200KHz，所以參考時鐘頻率必須取 500KHz以上，（因為一般輸出頻率0maxf 40% X cf） 。在此我們 fc = 1 M Hz。 因為要求步長為 5Hz，即要求分辨率 fo 5Hz 。所以， fc/2N 5Hz N 18 因此，我們選擇相位累加器的位數(shù) N = 32 。 河海大學學士學位論文 - 25 - 另外，波形存儲器是存儲相位 幅度序列的轉換值的。為了使輸出的信號更加穩(wěn)定和精確，要求該序列的個數(shù)盡量多。因此，波形存儲器要有更大的容量，即有更大的空間。波形存儲器的容量越大，成本也越高?；诔杀镜南拗?，在此，我們?nèi)∞D換序列個數(shù)為 1024。所以取波形存儲器的位數(shù) A 為 10，既有10條地址線。 由于數(shù)模轉 換器 DAC 的位數(shù) D 直接關系到 DDS 的輸出雜散噪聲性能， D 取值越大，雜散性能就越高，但是當位數(shù)增加到一定程度后，得到的改善不再明顯。所以，這里取位數(shù) 8位。 河海大學學士學位論文 - 26 - 第五章 EDA 工具與電路調(diào)試 一、 Protel99SE 介紹 Protel 是目前國內(nèi)最流行的通用 EDA 軟件，它是將電路原理圖設計、 PCB板圖設計、電路仿真和 PLD 設計等多個實用工具軟件組合后構成的 EDA 工作平臺，是第一個將 EDA 軟件設計成基于 Windows 的普及型產(chǎn)品。 Protel 98 率先集成了軟件界面， Protel 99 增加了仿真功能和 PLD設計和信號完整性分析。 Protel99se的窗口如圖 5-1所示 : 圖 5-1 Protel99se 的窗口 Protel99SE主要由以下幾部分組成： 1.原理圖設計系統(tǒng)（ Advanced Schematic） 原理圖設計系統(tǒng)主要用于電路原理圖的設計。這部分主要包括原理圖編輯器 Sch和元件庫編輯器 SchLib。 2.印制電路板設計系統(tǒng)（ Advanced PCB） 印制電路板設計系統(tǒng)主要用于印制電路板的設計。這部分印制電路板編輯器 PCB和封裝庫編輯器 PCBLib。 3.PCB自動布線 系統(tǒng)（ Advanced Route） PCB自動布線系統(tǒng)用于印制板的自動布線。 4.信號模擬仿真系統(tǒng)（ Advanced SIM） 信號模擬仿真系統(tǒng)主要一個數(shù)?；旌闲盘栯娐贩抡嫫?，以提供模擬信號和數(shù)字信號的仿真。 河海大學學士學位論文 - 27 - 5.信號完整性分析系統(tǒng)（ Advanced Integrity） 信號完整性分析系統(tǒng)主要用來分析 PCB設計、檢查設計參數(shù)及信號測試等。 6.可編程邏輯設計系統(tǒng)（ Advanced PLD） 可編程邏輯設計系統(tǒng)用來設計大規(guī)?？删幊踢壿嬈骷ㄓ糜谖谋揪庉嬈?Text、用于編譯和仿真設計結果的 PLD和用來觀 察仿真波形的 Wave。 二、 EWB 平臺的介紹 電子設計自動化（ EDA）技術，使得電子線路的設計人員能在計算機上完成電路的功能設計、邏輯設計、性能分析、時序測試直至印刷電路板的自動設計。EDA是在計算機輔助設計（ CAD）技術的基礎上發(fā)展起來的計算機設計軟件系統(tǒng)。與早期的 CAD 軟件相比， EDA 軟件的自動化程度更高、功能更完善、運行速度更快，而且操作界面友善，有良好的數(shù)據(jù)開放性和互換性。 電子工作平臺 Electronics Workbench (EWB)軟件具有這樣一些特點： （ 1）采用直觀的圖形界面創(chuàng)建電路 ：在計算機屏幕上模仿真實實驗室的工作臺，繪制電路圖需要的元器件、電路仿真需要的測試儀器均可直接從屏幕上選取 。 （ 2）軟件儀器的控制面板外形和操作方式都與實物相似， 能 實時顯示測量結果。 （ 3） EWB軟件帶有豐富的電路元件庫，提供多種電路分析方法。 （ 4）作為設計工具，它可以同其它流行的電路分析、設計和制板軟件交換數(shù)據(jù)。 （ 5） EWB還是一個優(yōu)秀的電子技術訓練工具，利用它提供的虛擬儀器可以進行電路實驗，仿真電路的實際運行情況，熟悉常用電子儀器測量方法。 EWB的主窗口如圖 5-2所示 : 圖 5-2 EWB的主窗口 河海大學學士學位論文 - 28 - 三、 D/A 轉換電路在 EWB 上的仿真 1用虛擬工作臺仿真電路的步驟 : 由于 EWB增加了虛擬測量儀器、實時交互控制元件和多種受控信號源模型，除了可以給出以數(shù)值和曲線表示的 SPICE 分析結果外， EWB 還提供了獨特的虛擬電子工作臺仿真方式，可以用虛擬儀器實時監(jiān)測顯示電路的變量值，頻響曲線和波形。仿真的步驟為： （ 1） 輸入原理圖，在工作區(qū)放置元件的原理圖符號，連 接導線，設置元件參數(shù)； （ 2） 放置和連接測量儀器，設置測量儀器參數(shù)； （ 3） 啟動仿真開關，在儀器上觀察仿真結果。 2仿真實例 1: RC低通濾波器電路的仿真 在電路工作區(qū)輸入如下圖電路。其中包含兩個正弦交流電壓源，一個為 1V 2kHz, 一個為 5v 60Hz，另有一個周期脈沖電壓源（時鐘源），幅度 5V, 頻率50Hz, 占空比 50%，兩組電源用開關來切換。電路的輸入為節(jié)點 8，輸出為節(jié)點3。如圖 5-3所示 連接波特圖儀、示波器和電壓表。 圖 5-3 波特圖儀、示波器和電壓表 連接示意圖 (1)測試電路的頻率特性曲線 雙擊波特圖儀圖標打開其面板，然后單擊仿真啟動開關，在波特圖儀的顯示屏幕上可以觀看電路的幅度頻率特性和相位頻率特性曲線。曲線如下兩圖所示。 圖 5-4 幅度頻率特性 曲線 河海大學學士學位論文 - 29 - 圖 5-5 相位頻率特性曲線 (2)觀測電路的濾波效果 按空格鍵將開關連接到兩個正弦交流信號源上。雙擊連接示波器輸入的導線，將兩個通道的輸入導線設置成不同的眼色以便于波形的觀察。打開示波器面板，啟動電路仿真開關，這時在示波器上可以看到兩個波形 （圖 5-6 所示） 。輸入波形為 60H正弦波與 2kHz小幅度正弦波的疊加波形。輸出波形中， 2kHz正弦波成分已經(jīng)基本上被 濾除。 圖 5-6 濾波效果示意圖 (3)觀察電路對周期脈沖序列的瞬態(tài)響應 按空格鍵將開關連接到周期脈沖信號源上。啟動電路仿真開關，這時在示波器上可以看到兩個波形（下圖）。輸入波形為周期方波，輸出波形為按指數(shù)規(guī)律上升、下降的脈沖序列。改變輸入脈沖波的頻率，可以看到輸出波形的形狀發(fā)生變化。 河海大學學士學位論文 - 30 - 第 六 章 FPGA 編程及調(diào)試 一、 FPGA/CPLD 介紹 FPGA（ 現(xiàn)場可編程門陣列 ） 與 CPLD(復雜可編程邏輯器件 )都是可編程 邏輯器件，它們是在 PAL,GAL 等邏輯器件的基礎之上發(fā)展起來的。這樣的 FPGACPLD 實際上就是一個子系統(tǒng)部件 。 盡管 FPGA,CPLD 和其它類型 PLD 的結構各有其特點和長處，但概括起來，它們是由三大部分組成的 ： 1、 一個二維的邏輯塊陣列，構成了 PLD 器件的邏輯組成核心。 2、 輸入輸出塊： 3、 連接邏輯塊的互連資源。連線資源：由各種長度的連線線段組成， 其中也有一些可編程的連接開關，它們用于邏輯塊之間、邏輯 塊與輸入輸出塊之間的連接。 FPGA CPLD 芯片都是特殊的 ASIC 芯片，它們除了具有 ASIC 的特點之外，還具有以下幾個優(yōu)點： 1、 FPGA CPLD 芯片的規(guī)模也越來越大，能實現(xiàn)的功能也越來越強，同時也可以實現(xiàn)系統(tǒng)集成。 2、 FPGA CPLD 的資金投入小，節(jié)省了許多潛在的花費。 3、 FPGA CPLD 軟件易學易用，可以使設計人員更能集中精力進行電路設計 。 二、 MAX+PLUS的介紹 MUX+PLUS是 Altera提供的 FPGA/CPLD開發(fā)集成環(huán)境， Altera是世界最大的可編程邏 輯器件供應商之一。 MUX+PLUS界面友好，使用便捷，被譽為業(yè)界最易用易學的 EDA軟件。 MUX+PLUS編譯器支持的硬件描述語言有 VHDL、 VerilogHDL及 AHDL。前兩種為 IEEE標準支持的硬件描述語言，最后一種 AHDL是 Altera公司自己設計、制定的硬件描述語言，是一種以結構描述方式為主的硬件描述語言，只有企業(yè)標準。 MUX+PLUS允許來自第三方的 EDIF文件輸入， 可以與其他 EDA工具進行接口。 三、 VHDL 頂層設計程序及頂層視圖 VHDL頂視圖由一個 32位加法器和一個 32 位寄存 器作相位累加器部分， 10位正弦波數(shù)據(jù)文件 sindata.mif，一個數(shù)據(jù)（ 1024 個點）的數(shù)據(jù)文件，用來定河海大學學士學位論文 - 31 - 制 LPM-ROM 的，即生成 rom-sin 的，數(shù)據(jù) ROM 用來存放得到的數(shù)據(jù)，正弦波和方波的選擇器用來選擇長生正弦波還是方波， 方波生成器的作用說明：輸入 A為方波一個周期的采樣點數(shù)，輸入 B 為方波一個周期高電平部分的采樣點數(shù)，當時鐘脈沖 CLK 為高電平時 A 與 B 都進行減 1 運算，同時輸出一個脈沖。當 A與 B 都不為零時，輸出高電平脈沖至 B 減為 0，當 A 減為 0 時一個周期脈沖結束 。 主程序見附錄 中 1： 圖 6-1 頂層視圖 四、 各模塊程序及其仿真 結果 1、 32位加法器： 圖 6-2 32位加法器仿真圖形 輸入 32位數(shù)據(jù) A和 B，輸出 32位數(shù)據(jù)為 S，公式 為 S=A+B。 32位加法器程序見附錄中 2： 2、 32位寄存器： 圖 6-3 32位寄存器仿真圖形 輸入為 Load和 Din，輸出為 Dout，當 Load高電平脈沖時，輸入數(shù)據(jù)就通過輸出端口輸出。 河海大學學士學位論文 - 32 - 32位寄存器程序見附錄中 3： 3、數(shù)據(jù) ROM： 數(shù)據(jù) ROM的 程序見附錄 中 4： 4、 波形 選擇器： 圖 6-4 波形 選擇器仿真圖形 當 s= 0時， a 通過 y輸出，當 s= 1時 b通過 y輸出。 波形選擇器 的程序見附錄中 5： 5、 方波生成器： A為方波一個周期的采樣點數(shù)， B為方波一個周期高電平部分的采樣點數(shù)，當 CLK為高電平時 A與 B都進行減 1運算，同時輸出一個脈沖。當 A與 B都不為零時，輸出高電平脈沖至 B減為 0，當 A減為 0時一個周期脈沖結束。 方波生成器程序見附錄中 6： 河海大學學士學位論文 - 33 - 畢業(yè)設計小結 直接數(shù)字頻率合成（ DDS）是繼直接頻率合成和間接頻率合成之后發(fā)展起來的第三代頻率合成技術，主要通過數(shù)字控制方法從一個參考頻率源產(chǎn)生多種頻率。 DDS 具有高速頻率 轉換、高分辨率、高穩(wěn)定度、低相位噪聲，輸出信號易數(shù)字式調(diào)制等特點。 DDS 直接頻率合成器件的諸多優(yōu)點使其逐漸成為未來信號源發(fā)展方向。 由于之前對 DDS 技術不是很了解 ， 所以 在設計的 一開始遇到了很多困難，后來 在老師的指導、幫助下，我對 DDS 技術的 理論知識有了更深一步的 了解 ，同時對以前所學的知識有了更深的理解，也拓寬了自己的知識面。 此次 畢業(yè) 設計， 使我看清 了 差距，擴大 了 視野，認識 到 自己的真實水平。正是在學校所學的扎實的專業(yè)基礎知識和不斷培養(yǎng)的實踐 動 手能力，使我能很快地處理和解決做畢設過程中遇到的問題。我 從 畢業(yè)設計 中 學到了許多知識，提高了能力，受益匪淺。 河海大學學士學位論文 - 34 - 致 謝 本論文是在李東新老師的悉心指導下完成的。 他嚴肅的科學態(tài)度，嚴謹?shù)闹螌W精神，精益求精的工作作風，深深地感染和激勵著我。從課題的選擇到項目的最終完成，鄭老師都始終給予我細心的指導和不懈的支持。 可以說無論在學習上、生活上，李老師都給予了我們無微不至的關懷和鼓勵。另外，他淵博的知識，嚴謹?shù)闹螌W態(tài)度和鍥而不舍的精神使我受益匪淺，使我在學習能力、思維方法等各方面有了長足的長進，為今后工作打下了堅實的基礎，令我終生難忘。在此，特向李老師致以真 誠的謝意和最崇高的敬意！同時，在設計工作中，我們小組鄭威、吳文政、鄭進軍同學給了我莫大的關心和幫助，在此向他致以真誠的謝意。 最后，對審閱本論文的各位老師表示衷心的感謝！ 河海大學學士學位論文 - 35 - 參考文獻 1. 潘松，黃繼業(yè) .EDA 技術使用教程 .北京：科學技術出版社， 2005 2. 樓然苗，李光飛 .51 系列單片機設計實例 .北京：北京航空航天大學出版社，2006 3. 江太輝，石秀芳 .MCS-51 系列單片機原理與應用 .廣州：華南理工大學出版社， 2002 4. 朱定華，戴汝平 .單片微機原理與應用 .北京：北方交通大學出版社， 2003 5. 張毅剛，彭喜元，姜守達，喬立巖。新編 MCS-51單片機應用技術 .哈爾濱：哈爾濱工業(yè)大學出版社， 2003 6. 房小翠，王金鳳 .單片機實用技術設計技術 .北京：國防工業(yè)出版社， 1996 7. 何立民 .單片機應用系統(tǒng)設計 .北京：北京航空航天大學出版社， 1990 8. 孫育才等 .單片微型計算機應用系統(tǒng)設計與實現(xiàn) .南京：東南大學出版社，1990 9. 何立民 .單片機應用技術選編 .北京：北京航空航天大學出版社， 1993 10.張迎新 .單片微型計算機原理、應用及接口技術 .北京：國防工業(yè)出版社， 1993 11.徐愛均 .單片機高級語言 C51應用程序設計 .北京 ：電子工業(yè)出版社， 1998 12.武慶生 .單片機原理及應用 .北京：電子科技出版社， 1998 河海大學學士學位論文 - 36 - 附 錄 1、主程序： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY DDS_VHDL IS PORT(CLK: IN STD_LOGIC； FWORD: IN STD_LOGIC_VECTOR(7 DOWNTO 0)； A,B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S : IN BIT； FOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )； END； ARCHITECTURE ONE OF DDS_VHDL IS COMPONENT REG32B PORT( LOAD: IN STD_LOGIC； DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)； DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )； END COMPONENT； COMPONENT REG32B2 PORT( LOAD : IN STD_LOGIC； DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)； DOUT1:OUT STD_LOGIC_VECTOR(31 DOWNTO 0)； DOUT2:OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )； END COMPONENT； COMPONENT ADDER32B PORT( A: IN STD_LOGIC_VECTOR(31 DOWNTO 0)； B: IN STD_LOGIC_VECTOR(31 DOWNTO 0)； S:OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )； END COMPONENT； 河海大學學士學位論文 - 37 - COMPONENT PULSE1 PORT( LOAD: IN STD_LOGIC； A : IN STD_LOGIC_VECTOR(31 DOWNTO 0)； B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)； Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； END COMPONENT； COMPONENT MUX PORT( A :IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B :IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S :IN BIT； Y :OUT IN STD_LOGIC_VECTOR(7 DOWNTO 0)； END COMPONENT； COMPONENT SIN_ROM PORT ( INCLOCK: IN STD_LOGIC； ADDRESS: IN STD_LOGIC_VECTOR(9 DOWNTO 0)； Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )； END COMPONENT； SIGNAL F32B : STD_LOGIC_VECTOR(31 DOWNTO 0)； SIGNAL M8B : STD_LOGIC_VECTOR(7 DOWNTO 0)； SIGNAL N8B : STD_LOGIC_VECTOR(7 DOWNTO 0)； SIGNAL A32B : STD_LOGIC_VECTOR(31 DOWNTO 0)； SIGNAL B32B : STD_LOGIC_VECTOR(31 DOWNTO 0)； SIGNAL D32B : STD_LOGIC_VECTOR(31 DOWNTO 0)； SIGNAL D10B : STD_LOGIC_VECTOR(9 DOWNTO 0)； SIGNAL DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0)； BEGIN F32B(27 DOWNTO 20)=FWORD； F32B(31 DOWNTO 28)=0000； F32B(19 DOWNTO 0)=00000000000000000000； A32B(27 DOWNTO 20)=A； A3